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为了提高设计生产率和缩短上市时间，IP核嵌入复用已经成为系统芯片设计的主要方法。然而多IP核嵌入的设计同时也给系统芯片的测试带来诸多挑战，集成者往往在设计的时候就需要考虑测试问题。本文主要研究多IP核嵌入系统的测试结构及其测试调度优化。
多IP核嵌入系统的测试结构包括测试访问机制(TAM)及测试环(wrapper)，前者在测试源和测试宿之间为IP核提供测试激励与响应的访问通道，后者是提供一个IP和与TAM之间的接口，它可以提供多种操作模式。
本文介绍了测试环从提出到发展成为IEEE Std.1500的过程，并详细分析了它的工作原理。文中主要介绍了几种经典的测试访问机制，特别重点分析了基于测试总线的TAM策略的原理，并对三种基于测试总线的TAM的优缺点进行了总结。在系统芯片中嵌入的IP核数目越来越多的今天，采用了合理的TAM的同时，还需要进行测试调度优化。测试调度优化是一个典型的NP完全问题，本文讨论了测试调度的整数线性规划模型以及二维矩形装箱算法，并给出了各自的局限性。
由于越来越多的层次化IP核出现在设计中，而在传统的测试环配置下，父核与子核不能够同时并行测试。本文在引入了一种改进后的测试环单元之后，实现了层次化IP核中的父核与子核的并行测试，使得测试调度算法能够应用到带层次化IP核的设计当中。
本文研究了测试环和测试访问机制(TAM)的优化问题，提出将遗传算法同时应用到测试环扫描链平衡优化、多IP核分配TAM总线的调度优化、测试总线划分三方面。方案通过ITC02基准电路的实验证明，获得了较好的优化效果，有效地降低了系统芯片的测试时间。