时钟网络就像是同步电路中的神经网络，时钟信号控制着所有同步单元的正常工作。在当今深亚微米工艺条件下，集成电路的集成度和工作频率都大幅度提高，互连线效应严重影响着连线长、负载重的时钟线网。时钟网络的设计与优化问题直接关系到整个芯片工作的正确性与高性能，所以得到了学术界和工业界越来越多的重视与研究。 时钟偏差、时延和功耗是时钟网络设计中几个重要的优化目标。时钟网络要把时钟信号快速传递到各个同步单元，并且保证相邻时钟端点之间的偏差满足其约束要求。早期的时钟布线算法追求时钟信号的零偏差，但适当的时钟偏差可以进一步缩短时钟周期。特征尺寸的减小给芯片生产的光刻技术带来了新问题：连线的实际宽度与设计的期望值并不一致，引起的信号传输延迟变化往往会破坏原来精心设计的时钟系统。针对越来越大的问题规模，还要求辅助设计工具必须有更高的求解速度。在目前应用最广泛的标准单元模式下，本文利用图论以及数学规划等最优化方法，对如何构建一个稳定、快速的高性能时钟网络系统进行了研究。 本文的主要贡献如下： 1.提出了一种基于结群的时钟布线算法。该算法采用层次式的布线减小问题的复杂度，并通过缓冲器插入等优化策略来降低传输路径上的时延。 2.提出了一种带偏差约束的时钟树拓扑构造算法TGSCO。算法结合了两种类型的构造方法并在局部加以优化，在控制布线长度的前提下处理一般偏差约束问题。 3.针对工艺参数或环境变化带来的线宽改变，本文提出了连线分支的“偏差灵敏度”概念。算法通过构造特殊的树型拓扑结构，并结合缓冲器插入，降低了线网对线宽误差的灵敏度，构造出更加安全的时钟布线树。 4.提出了一种时钟驱动的增量式布局算法CEP，首次尝试把传统集成电路布图设计中的布局和布线流程相结合。通过局部调整逻辑通路上的单元，增加了时钟偏差的合理范围，扩大了后续时钟布线的解空间。