差错控制技术在数字通信系统的应用合理解决了消息传输的可靠性与速度问题。随着无线通信系统的快速发展,正交频分复用(OFDM)和多输入多输出(MIMO)用于无线通信的高吞吐量数据传输。这类技术已经广泛应用于手机移动通信,无线局域网(WLAN),然而实现高速数据传输的同时也会导致高的功耗。卷积码是一种结构简单纠错能力强的差错控制编码方式,卷积码被广泛应用于无线通信的前向纠错。卷积码的译码方法有很多种,但是译码性能最佳的是维特比译码算法。　　本文设计的Viterb i译码芯片的约束长度为9,码率为1/2,为了减小误码率增加编码增益,采用了8电平量化的软判决译码方式,译码回溯的深度为64。串并结构ACS(加比选)能够有效的提高硬件的利用率和译码的吞吐速度。路径度量值存储器结构采用两片RA M轮流进行数据缓冲,实现了数据的无缝读取。通过状态编码来改进路径度量存储单元的地址分配控制电路,方便了度量值的读写操作。采用单片R AM对幸存信息进行循环流水线操作,实现了高效的幸存信息的存储和回溯操作并节省了存储资源。　　本文搭建了一个Matlab和Modelsim的联合仿真平台,充分验证了 Viterbi译码器在不同信噪比条件下的译码纠错性能。检验了在AWGN信道中译码器的误码率并且绘制了在不同信噪比条件下的误码率曲线图。通过编码前后的误码率曲线比较就可以得到卷积码的编码增益。将所设计的电路进行FPGA时序验证、调试和性能分析。Synopsy综合后得到电路的最高运行时钟频率(fmax)为153.8Mhz,电路动态功耗为24.6mW。最后完成Viteri译码芯片从 RTL代码到版图生成的ASIC设计,把电路进行时序约束综合以及版图的布局布线。