在集成电路器件的发展过程中，以二氧化硅为绝缘层的栅氧化膜一直扮演着相当重要的角色。随着器件的尺寸不断缩小，栅氧化膜的厚度也必须相对地变薄，以符合器件发展的要求。但这样会导致栅氧化膜的绝缘能力减弱，从而使器件的漏电流增大并引起可靠性方面的问题。为了有效降低栅氧化膜的漏电同时也提高器件的电学特性，各种技术相继研发出来，以期能成长出更高品质的栅氧化膜。本课题主要通过研究原位水汽生长工艺特性和氮化工艺对栅介质电学特性的影响，来探寻提高栅氧化膜性能的方法。　　 首先通过理论分析和一系列实验对原位水汽生长的生长机制进行了研究。基于经典的Deal-Grove模型。并结合由实验获得的数据求得氧化反应的活化能，从而推测出原位水汽生长的氧化模型。然后将原位水汽生长应用到0.13μm逻辑型器件的栅极工艺制作和0.12μm叠栅闪存器件的ONO栅间介质膜工艺制作中，进行器件级的评估。由实验的结果显示：对于逻辑型器件，原位水汽生长栅氧化膜与传统炉管湿法氧化所生长出的二氧化硅薄膜相比较，可以有效的降低漏电流、提高载流子特别是n型MOS中的电子的有效迁移率、并加强栅介质膜的抗击穿特性和抵御沟道产生的热载流子的影响；对于叠栅闪存器件，原位水汽生长工艺有助于器件的耐久性能和数据保持性能的提高。　　 接下来，对于氧化后处理即氮化工艺也进行了一定的研究。采用的氮化工艺主要是低温等离子体氮化技术。其中重点研究了氮化后介质膜内氮的分布结构对薄膜特性的影响。由实验中对比单双峰氮分布结构的电学特性测试可以发现，采用双峰氮分布结构可以获得更高的载流子迁移率和更好的抗击穿特性。电性的改进主要归因于氮原子加入到二氧化硅与硅衬底间的SiO2-Si界面附近后，改善了界面的结构特性。