当今的数据密集型应用已经展现了对大容量主存的迫切需求。然而目前构建主存的实际选择——动态随机存储器（Dynamic Random Access Memory，DRAM）面临着低可拓展性、低密度、短刷新间隔、高能耗等挑战，DRAM容量与当今数据密集型应用所需的主存容量相距1000倍以上。阻变存储器（Resistive Memory，ReRAM）作为一种新兴的非易失内存技术，具有高可拓展性、高密度、低空闲功耗以及非易失性等优点。通过应用独特的交叉开关（crossbar）结构，ReRAM可以构建密度极高的存储阵列，极有希望用作存储级内存，从而在未来的主存系统中取代很大部分的DRAM，满足当今数据密集型应用对大容量主存的需求。然而，crossbar ReRAM自身的非理想因素以及不对称特性导致了较差的写性能、较高的写入和泄漏能耗以及软硬错误。特别是随着ReRAM阵列尺寸的增大，其性能和能耗将会面临更严峻的挑战，在一定程度上限制了ReRAM主存系统的应用。本文关注于crossbar ReRAM的性能和能耗优化，同时也考虑其可靠性，从而构建高效低能耗的ReRAM主存系统。
　　针对应用1/2电压偏置机制的ReRAM，提出了一种基于SLC（Single-Level Cell） ReRAM非理想因素的优化技术（CACF），解决由非理想因素所导致的写性能差、泄漏能耗高以及数据可靠性低等问题，从而同时改善SLC ReRAM主存系统的性能、能耗和可靠性。通过分析SLC ReRAM的非理想因素（如IR drop问题、对写入数据模式的敏感性、写干扰）对其性能、能耗和可靠性的影响，CACF提出了三个相应的优化组件，即双端写驱动设计、分区数据自适应翻转技术以及制程变异感知的RESET干扰探测机制。具体地，双端写驱动设计在ReRAM阵列位线的两端都应用写驱动并选择性使能写驱动，从而有效地缓解位线上的IR drop问题。分区数据自适应翻转技术在ReRAM阵列不同的区域中自适应地应用两种翻转机制来综合性地优化写入数据模式，从而同时改善ReRAM的性能、能耗和可靠性。制程变异感知的RESET干扰探测机制通过紧凑的概率模型来估算制程变异下的累积RESET干扰分布并条件性执行刷新操作，从而以低开销解决了写干扰问题。实验结果显示，CACF相比双端接地设计可以提升26.1%的每周期指令数（Instructions Per Cycle，IPC），减小22.4%的主存访问延迟，缩短20.1%的应用执行时间，降低21.6%的能耗。
　　针对应用1/3电压偏置机制的ReRAM，提出了一种基于SLC ReRAM不对称特性的优化技术（A-ReRAM），解决由不对称特性所导致的性能下降和能耗浪费问题，在保证可靠性的前提下提升SLC ReRAM主存系统性能，降低其能耗。A-ReRAM探索了SLC ReRAM的三种不对称特性，即访问延迟的不对称性、选定字线上高阻态与低阻态单元潜行电流的不对称性以及读写干扰的不对称性，然后提出了相应的优化技术。通过最小化字线和位线上的IR drop路径并对ReRAM阵列进行细粒度的块划分、利用ReRAM固有的内存处理能力来定期计算选定字线上低阻态单元的比例范围并将最合适的写延迟暴露给内存控制器调用、应用微体系结构级的方案处理读写干扰等方法，A-ReRAM有效地降低了访问延迟和能耗。实验结果显示，相比双端接地设计和当前最优的方案，A-ReRAM在保证数据可靠性的前提下，可以提升29.7%和19.2%的IPC，减小26.4%和12%的主存访问延迟，降低21.1%和11.3%的能耗。
　　针对TLC（Triple-Level Cell）ReRAM，提出了一种压缩空间感知的数据编码技术（Tiered-ReRAM），根据缓存行压缩节省的空间来动态地应用最合适的数据编码技术，从而以极小的空间开销来降低TLC ReRAM主存系统的写延迟和能耗。Tiered-ReRAM由三个组件构成，即分层的crossbar阵列设计、压缩空间感知的不完全数据映射以及压缩空间感知的翻转机制。具体地，基于发现双端接地设计中IR drop的数量取决于位线长度，分层的crossbar阵列设计使用隔离晶体管将每条冗长的位线分割成近段和远段，使近段具有较低的写延迟和能耗。而且，在近段中，压缩空间感知的不完全数据映射根据每个缓存行压缩节省的空间来动态地选择最合适的不完全数据映射编码，以极小的空间开销来进一步降低写延迟和能耗。此外，在远段中，压缩空间感知的翻转机制根据每个缓存行压缩节省的空间来动态地选择最合适的翻转机制，确保更多的高阻单元写入到ReRAM阵列中，从而以极小的空间开销有效地降低泄漏能耗。实验结果显示，相比双端接地设计结合IDM((8,6),2)编码的方案，Tiered-ReRAM可以提升30.5%的IPC，减少35.2%的写延迟，缩短26.2%的读延迟，降低35.6%的能耗。