可重构处理器是当前处理器领域的研究热点,一般采用运行时可动态重构的功能单元,实现算法到计算引擎的空间映射,从而大大提高系统灵活性和资源利用率,同时又保留着专用集成电路优越的性能优势。诸多方面使得重构处理器日渐成为许多高端应用场合的首选。论文给出一种可集成在多核异构SoC系统的重构专用处理核架构,对内部主要模块、资源构成及详细参数进行了介绍。系统采用粗粒度的静态配置方式改变基本运算单元的拓扑结构和互连关系,通过资源复用实现特定应用的硬件加速。该处理器系统的主要功能是实现几种数字信号处理算法,例如F1R、相关、FFT、矩阵运算等。该论文主要研究自相关、互相关、对称FIR三类算法在该系统上的硬件实现。首先基于算法的乘加特性,提出一种适合算法特征并满足项目性能需求的变阶流水串行乘累加器。该乘累加器是相关算法的核心控制模块,基于该模块,并结合系统运算资源、存储资源规模的分析,提出四路并行设计方案。由于相关算法每次滑窗的运算量并不均匀,针对每一路的任务分配问题,论文提出基于负载平衡的并行划分策略,着力使每一路的运算负载分配尽可能一致,最大化降低系统运行时间。由于大点数自相关、互相关算法的源向量不可分割以及存储资源受限,不同的参数区间会对应不同的并行度,针对16到128k的点数覆盖要求,论文提出三种相应的硬件方案并设计实现。对称FIR算法应用极为广泛,针对需求中该算法较大的点数变化范围,论文提出一种“二维分割”技术,解决了DMA搬运阶段基于并行化设计的数据细粒度分割、存储问题,以及大点数情形下内存容量所限,需要进行多次DMA搬入、处理、搬出时的粗粒度分割问题,从而实现任意参数对称FIR算法的四路并行化设计。针对每组算法的硬件设计,论文给出关键模块的仿真波形图以及相应特征点的性能测试结果,数据表明设计的优越性能符合高端应用场景的实时性要求。最后,论文在充分调研芯片验证技术的基础上,结合实际的项目验证流程,提出三种验证平台及验证方法：传统测试平台、FPGA原型芯片验证以及基于UVM验证方法学的自动化平台验证。并基于三类算法的RTL设计,给出具体测试内容及覆盖率分析。