近年来，多核体系结构已成为处理器前沿研究的热点。比起单核处理器体系结构，多核处理器体系结构的仿真和验证技术将面临更大的问题和挑战。随着设计规模的不断扩大，两种传统的功能验证方法逐渐遇到瓶颈：一方面，纯软件仿真无法在仿真性能上达到要求；另一方面，基于FPGA原型验证对硬件资源花费很大，成本过高。　　 本文对多核处理器的高效率低成本仿真方法进行研究，使得利用低成本FPGA原型系统仿真大规模多核处理器成为可能。在传统的FPGA原型环境中，大量的CLB资源消耗在多核处理器重复的逻辑上，而FPGA的内部RAM资源并未得到充分的利用。提出了一种基于FPGA的分时复用验证方案：在FPGA中综合仅产生一个(或部分)结点的硬件电路；不同的结点在其上进行迭代验证；各个结点的状态和结点间的拓扑关系记录在FPGA片上存储区域中。该方案旨在以较小的时间开销为代价，大大减小设计中的重复逻辑对FPGA片内CLB资源的消耗，使CLB资源和RAM资源的使用更加平衡，增强小容量FPGA原型系统仿真大规模多核处理器的能力。