随着集成电路进入纳米工艺，互连线延时超过门延时成为决定电路性能的关键因素。而制造过程中，由于工艺波动的存在，导致实际生产出来的互连线工艺参数值偏离设计值。基于工艺角的分析方法是在考虑工艺波动影响的情况下分析超大规模数字电路的一种重要方法，但是随着工作条件的增加，端角的数目不断增加，导致每一次时序分析需要运行越来越多的端角，又因为端角间不能相互覆盖，导致时序优化时需要在不同端角间来回切换，从而带来巨大的时间开销。本文针对这一问题对互连线RC端角进行深入研究，并定制出可以覆盖其他端角的RC端角，从而解决每次时序分析运行多个端角的问题。本文主要工作及研究成果包括：基于寄生参数提取和互连线延时模型，分析了工艺波动对互连线工艺参数的影响，深入研究了5种RC端角下互连线工艺参数及变化，通过比较分析和实验，得出了5种RC端角的工艺参数设置和互连线电阻电容以及线延时间的关系。设计了互连线RC端角定制流程和方法，定制出了新的RC端角。并借助TCL语言编写了不同端角下违反路径间覆盖率的计算脚本。评估了定制的RC端角对其它端角的覆盖情况，分析了在定制的RC端角下时序恶化程度以及违反路径额外增加的程度。测试结果表明定制的RC端角对其他端角的覆盖率能够达到99%，单条路径时序恶化程度在0~30ps之间，违反路径数目有一定增加。采用定制的RC端角，改进了传统的MMMC时序分析流程。应用实例中的结果表明，改进后的分析流程在以增加缓冲器单元数目和牺牲单元面积为代价的情况下大大减少了时间开销。在时序收敛的情况下，缓冲单元数增加了22.07%，单元面积增加了21.65%，但是每次时序分析，工具运行时间减少了84%。以上研究成果很好的解决了每次时序分析时间开销大的问题，在实际的工程应用中取得了较好的效果。