浮点运算与FPGA的发展是目前科技发展的两个研究热点。尤其在要求精度高的应用系统中，浮点表述范围宽、有效精度高等特点成为广泛发展的条件；FPGA高速、高集成、低成本、可在线编程等优点，使浮点在FPGA的应用也成为趋势。论文重点设计了单精度浮点基本运算器，并在基本运算器的基础上完成FFT处理器。　　论文主要从三个方面展开研究：　　①介绍了论文使用的IEEE754-1985标准的单精度浮点表示、舍入及异常处理，对设计使用的硬件描述语言VHDL进行介绍，设计采用IEEE754-1985单精度规格化浮点格式进行计算提高了运算精度，采用VHDL语言使设计更加简单化；　　②分别阐述了浮点运算器加减乘除的算法和流程，根据基本运算器的运算特点进行设计。针对浮点数乘法的运算过程，分别针对符号位、指数位及尾数位展开设计；浮点加法器的处理过程比较复杂，将浮点运算模块化，分别完成比较、移位、尾数运算、前导零检测及规格化模块，经仿真验证了系统的正确性后，生成浮点加法器整体电路原理图；浮点除法器采用加减逻辑和乘法逻辑完成设计并进行性能比较。利用QuartusⅡ软件分别对加减乘除运算器及其中的各模块进行仿真，仿真结果表明浮点运算器的计算功能正确，具有可行性。　　③分析多种FFT算法及硬件实现方式，改进了基-2DIT-FFT作为本课题目标算法，同时采用顺序处理结构实现FFT处理器；分别对设计中蝶形运算单元、存储器、地址发生器和控制器等单元进行设计；设计选用Altera公司的CycloneⅡ系列FPGA芯片中的EP2C5F256C6，在QuartusⅡ设计平台中使用VHDL针对8点FFT处理器进行设计。最后利用Matlab软件对测试数据进行仿真，将FFT的仿真结果与Matlab的计算结果进行对比，最后计算误差。仿真结果与误差充分证明了FPGA的FFT计算结果达到了7位有效位的精度。