频率合成器是现代电子系统的重要组成部分,是决定电子系统性能的关键设备之一。随着现代通信技术的发展,系统对频率合成器提出了越来越高的要求。低相位噪声、高频谱纯度、高捷变速率和高频率分辨率的频率合成器已经成为频率合成技术发展的主要趋势。直接数字频率合成(DDS)是继直接频率合成(DS)和锁相环频率合成(PLL)之后出现的新的频率合成方法,已被广泛地应用于通信、雷达、电子对抗和仪器仪表等领域。　　 本文首先对各种线性调频信号发生器方案的特点进行分析,详细分析了各种DDS+PLL组合方案之后,决定采用PLL实时跟踪DDS的方案。相比于传统方案,该方案拥有更好的线性度,稳定性和杂散抑制。　　 然后介绍了DDS的基本工作原理及特性。DDS的主要优点是其高分辨率和高捷变速度,但是其较低的输出频率和较差的杂散性能制约了其应用。其较低的输出频率可以通过直接倍频、锁相倍频等方式来提高。本文基于对DDS理想情况和非理想情况下的输出频谱质量的分析,对设计中的各项参数进行了优化选取,并采用了FPGA实现cordic算法进行设计。Cordic算法特性使得设计省去了大容量ROM芯片,从而优化了电路结构,并且减小了相位截断,从而改善了杂散性能。　　 接着对锁相环结构的各个部分进行了分析,针对指标中对扫频速度要求,杂散水平要求,相位噪声要求等对锁相环的滤波器阶数,环路带宽等进行了设计。　　 设计完成的指标为:输出频率740MHz到1060MHz,扫频时间100us,谐波抑制和杂波抑制优于40dBc,频率线性度误差0.03％,带内平坦度±0.35dB。