随着集成电路工艺的发展,SoC的设计规模与复杂度不断增加,同时集成电路的测试也变得越发困难,所需要的测试数据量急剧增加。传统的自动测试设备由于其存储量、工作频率以及数据传输带宽有限,测试SoC所需时间和成本也不断增加。对测试数据进行压缩是能够解决上述问题的方法之一。因此有必要对集成电路测试数据压缩技术进行深入研究,在保障测试质量的同时降低测试成本。　　 本文首先从测试激励压缩和测试响应压缩两方面对测试数据压缩的传统方法进行了介绍。其中测试激励压缩可主要分类为基于编码的方法、基于线性解压缩器的方法以及基于广播式扫描的方法;而测试响应压缩方法则主要包括空间压缩、时间压缩以及时间-空间混合压缩方法。　　 接下来,本文对基于编码,主要是游程编码及其变形码的测试激励压缩方法进行了调研。由于测试激励数据中包含大量无关位,对这些无关位可以任意的赋值而不会影响故障覆盖率。因此,设计一种能够合理利用这些无关位的编码算法,并根据该算法特点对无关位进行赋值,是实现高压缩率的有效途径。本文重点分析了几种图形游程编码压缩算法,并在此基础上提出一种基于无关位回溯赋值的混合图形游程编码算法,对测试数据进行分段并进行内、外部二重相容性分析。针对基准电路的测试数据进行了仿真实验,实验结果显示该算法的压缩率优于其它同类编码压缩算法。　　 针对包含多条扫描链的待测电路,使用广播式扫描方法,并行将数据传输到不同扫描链中,不仅能够压缩所需测试数据量,而且能够有效降低测试应用时间。本文结合编码与广播式扫描方法的优势,在其它学者提出的“动态更新参考切片(DURS)”方案基础上,引入扫描切片重叠的概念,进而提出一种基于参考切片相容与重叠的广播式编码压缩方法。本文首先以设置两个参考切片为例,对待输入的扫描切片与参考切片的相容或重叠特征分配对应的码字并设计了对应的解压缩电路。当出现多种相容性可能性时,提出一种查找最优相容路径的方法提高压缩率。理论分析,在设置相同个数参考切片前提下,综合考虑相容与重叠特征能够提高压缩率。为了证实本方案的有效性,通过设置三个参考切片并在基准电路上进行了仿真实验。实验结果显示本方案相对于DURS方案,在增加较小的解码器复杂度为代价的情况下,能够提高编码效率以及压缩率。　　 测试响应数据往往包含许多未知位,未知位是指在仿真阶段无法确定的值。由于时间压缩器MISR不具备对未知位的处理能力,并且随着时间推移未知位还.会扩散从而破坏测试响应压缩所生成的签名。因此必须使用空间压缩器消除未知位,未知位掩蔽技术是其中常用的一种。本文使用一种基于LFSR重播种的方式生成掩蔽逻辑的“控制图形”。为了实现使用较小阶数的LFSR生成所需的“控制图形”,需要减少“控制图形”中的确定位的个数。本文综合了其它学者在减少确定位个数方面的各自的优势,提出了一种基于RLC X-Masking的无故障损失的“控制图形”生成方法的框架。