随着 CMOS(Complementary Metal Oxide Semiconductor)工艺尺寸的不断缩小，器件的抗ESD（Electronstatic Discharge）能力也越来越低，集成电路由于ESD而造成的芯片失效问题也愈发严重。研究如何有效的提高芯片的ESD防护能力已成为集成电路研究中的重要课题。本文基于一款数模混合 DSP(Digital Signal Processor）芯片，完成了对全芯片ESD防护设计方案研究。　　本文首先从系统级与电路级对全芯片ESD防护原理，及常见ESD防护单元电路进行了详细分析，并提出了全芯片ESD防护设计的要点。然后，根据DSP芯片的电源域、端口类型特点及芯片规模，提出了基于ESD BUS的全芯片ESD防护设计系统级方案，并根据系统级方案，完成了新型的基于GCMOS ESD(Gate-Complementary Metal Oxide Semiconductor Electronstatic Discharge)防护电路的I/O端口防护电路，及电源与地间Clamp（钳位）电路等单元电路的设计。最后，根据ESD设计的版图布局特点，综合考虑端口的闩锁效应、冷热阱漏电等问题，在CSMC HJ018工艺下完成了DSP芯片的全芯片ESD防护版图，并通过TLP测试系统，验证了设计的正确性。　　根据TLP测试仪器的测试结果，所设计的新型GCMOS ESD防护电路的触发电压为8V左右，二次击穿电流3.7A，等效HBM(Human Body Model)电压5.55KV，等效导通电阻为3Ω。对全芯片三组不同物理位置端口：相邻端口，相距较远的邻角端口，物理位置上最远的对角端口的TLP(Transmission Line Pulse)测试结果显示，三组端口的二次击穿电流均超过3A，等效HBM耐压超过4.5KV，达到4KV以上军用标准。