现代无线宽带通讯技术和多媒体数字化技术的发展要求系统具有更高的分辨率和带宽以进行高信息密度的图像视频信号的传输和处理。这对于系统中的数据转换接口（主要是ADC和DAC）而言，就是要具备更高的采样精度和采样速率以满足系统低误差率和大带宽的需求。电流舵DAC(Digital to Analog Converter)是目前实现上述要求的较为理想的CMOS数模转换电路拓扑之一，其在无线通讯和多媒体技术领域中得到了广泛应用。然而，由于电路和制造工艺的固有局限，电流舵DAC实现高的采样精度和采样速率时会产生两个方面的棘手问题：⑴采样精度的提高会提高整个芯片的面积需求；⑵采样速率的提高会导致DAC动态性能SFDR(Spurious-Free Dynamic-Range)的下降，以至于无法满足系统性能的要求。　　 本文对电流舵DAC的架构和电路的非理想性误差进行了分析与研究，确立DAC的编码，电路主要参数同DAC输出性能指标之间的关系。在MATLAB中，对上述误差进行建模并估计其对DAC静态和动态性能指标的影响。依据误差分析和建模所得之结论，进行高速高精度电流舵DAC电路的设计。为缓解高采样精度引入的面积压力，论文使用了本征精度的办法以减小电流源失配，设计了合理电流源的过驱电压和尺寸。为确保高采样速率时的高动态性能，论文使用了专门的电流元阵列设计方案。设计了数字LVDS接口以满足高速数据传输的需要。在版图设计中引入了新的的电流源阵列版图排布规则较好的消除了工艺梯度效应引起的电流源不匹配，采用了数模混合芯片的布局布线规避免数字信号和模拟信号之间的串扰效应对DAC性能产生消极影响。在TSMC0.18um CMOS工艺下，论文最终设计实现了一个12位1G Samples/s的电流舵DAC。整体芯片版图寄生参数提取后仿真结果表明，DAC的静态性能指标INL和DNL分别为0.15LSB和0.25LSB。在1GS/s采样速率时，DAC在50MHz输出基波频率时，动态性能指标SFDR为74dBc；462MHz输出基波频率时，SFDR值仍然可保持在68dBc以上。在某种程度上打破了电流舵DAC采样速率的局限，为进行更高速率的高性能电流舵DAC设计奠定了坚实的理论与实践基础。