随着无线通信系统的飞速发展,以及智能化生活、万物互联时代的到来,基于锁相环结构的频率合成器设计一直都是研究开发的热点。CMOS工艺尺寸的不断缩小以及便携式设备的普及化,要求集成电路芯片向着低电压低功耗的方向发展；同时,通信频带的日益拥挤要求锁相环具有高的频率分辨率,这使得传统的整数分频锁相环逐渐被小数分频所取代；此外,多模多标准的系统平台要求锁相环能够具有宽频带输出或者多模输出。而随着2.4GHz和5.8GHz成为了无线通信中的两个公用频点,3.6GHz也在近几年被新加入公用频点中。因此,本文针对低功耗的2.4/3.6GHz双模小数分频锁相环进行研究设计,顺应国内日新月异的无线通信发展,同时希望对我们国内高端通用芯片的自主研发以及集成电路产业的发展起到一些积极的作用。本文的主要工作和创新点包括：1、基于对锁相环系统各个模块的基础理论和线性模型分析,建立了小数分频锁相环的系统传输模型以及噪声传输模型；详细介绍了三阶环路滤波器的分析方式,并推导了本设计所采用三阶滤波器的器件参数,确定锁相环系统的环路带宽和相位裕度；仿真验证锁相环的环路特性以及各个模块的噪声传递特性,推导锁相环各个模块所引入的噪声对锁相环输出信号的影响,为优化锁相环设计提供指导。2、分析了鉴频鉴相器的“死区”和“盲区”问题,电荷泵的非理想效应与结构的选择,压控振荡器的相位噪声理论和设计原则,预分频器速度与功耗的折衷考虑,小数分频器的实现策略,Σ-△调制器的噪声整形,以及自动频带选择器的主要性能选择,并提出了符合设计指标的高性能电路结构和算法,通过功能和性能的仿真验证；对环路的稳定性设计以及参考杂散的抑制进行了分析讨论；此外针对测试结果中自动频带选择器(AFC)因计数误差累积导致的输出跳变问题,对其进行了改进设计,使得其精度和速度再一次得到提高。3、采用国内40nm1P8M Mixed-signal CMOS工艺实现了2.4/3.6GHz双模小数分频锁相环。PLL系统的整体仿真验证均满足设计指标,并设计了测试PCB进行芯片测试。由于是第一次流片,对工艺模型的偏差无法把握,导致锁相环最终的输出频率与设计值相比出现了一定的偏差,且输出参考杂散较高(一般要做到<-50dBc),这些问题会在下一版设计中进行调整。测试结果表明,芯片可以正常工作在0.8V电源电压(VCO模块为0.5V)下。在2.4GHz模式下,锁相环的调谐范围为2.8～3.4GHz,其相位噪声为一122.5dBc/Hz@1MHz,参考杂散低于-38dBc,功耗为5.3mW,锁定时间≤20μs,综合性能指标FOM在-185左右；3.6GHz模式下,锁相环的调谐范围为4.1～4.9GHz,其相位噪声为-115dBc/Hz@1MHz,参考杂散低于-44.5dBc,功耗为5.9mW,锁定时间≤20μs,综合性能指标FOM在-180左右。两种模式下,锁相环的主要性能指标和综合性能与国内外现有的研究相比都处于先进水平。主要创新点：低电压低电流失配电荷泵以及AFC算法的改进设计,2.4/3.6GHz锁双模VCO的实现,2.4/3.6GHz双模小数分频PLL的实现。