数字信号处理中需要频繁进行大数据量的乘法运算。乘法器作为数字信号处理器的重要部件，它的速度直接决定了整个处理器的性能。而浮点乘法的使用频率在浮点运算中占有相当大的比重。IEEE754-1985浮点运算标准是被广泛采用的标准。本文全定制设计了一个符合此标准的43位浮点乘法器。首先介绍了二进制数以及IEEE浮点数的表示，然后介绍了常用的产生部分积的算法和电路、压缩部分积的4:2压缩器、几种典型的压缩部分积的拓扑结构，以及多位加法器和乘法器。随后提出了自己的乘法器设计架构，设计了一个30管的编码电路和传输门结构的部分积产生电路以及一种界于Wallace树和重复阵列之间的折中压缩结构。在晶体管级对4:2压缩器进行了优化，提出了一种新颖的60位高速进位传播加法器，构造了一个64位静态移位电路，使得尾数的舍入位置明确。此外设计了一种先进的指数求和调整，尾数规格化舍入方案，支持4种舍入模式，各路信号可以并行计算，使得该部分的运算速度加快。所设计的乘法器电路门数为4705，在Cadence Virtuoso平台上用Verilog_XL软件进行功能仿真，验证了功能正确，电路模拟得到的延时为27.5ns，达到了预期的目标。