锁相环作为提供时间基准和频率基准的一个重要模块，是先进的专用集成芯片(ASIC)和系统芯片(System-on-Chip)中必不可少的组成部分，其性能对对整个系统性能有着重大的影响。已经成为最重要的模拟/混合信号IP之一。 随着SoC时钟频率向GHz发展和电池供电系统的广泛应用，嵌入式锁相环IP必须满足对高速、低功耗和低噪声的要求。此外出于集成度的考虑，SoC主要采用纯数字CMOS工艺进行制造生成，这又要求作为IP的嵌入式锁相环必须完全兼容数字工艺。如何设计嵌入式锁相环使其满足越来越高的要求已成为当前设计研究领域中的热点和难点。 SoC系统十分复杂，其验证一般在行为级进行，采用传统的数字系统行为建模方法对模拟/混和信号系统做行为建模很难达到所要求的精度和效率。如何建立模拟/混合信号IP行为模型是设计人员需要面对的一个巨大挑战。 内建自测试(BIST)技术极大的提高了SoC系统的测试效率，已经成为IP设计中重要的部分。如何产生模拟/混和信号系统测试所需的模拟信号激励和采集是目前内建自测试领域面对的最严重的困难之一。 本论文结合863项目，深入研究了嵌入式锁相环理论、设计技术和测试技术，在锁相环结构设计、电路设计和BIST设计中取得创新性研究成果，完成了一个高速、低功耗、低噪声并内建自测试的嵌入式锁相环IP设计，采用中芯国际(SMIC)0.25μmCMOS工艺流片成功，芯片面积350μm*192μm，采用DIP48封装。测试结果表明锁相环输出频率范围为200～640MHz，稳定时间小于4μs，输出抖动小于96ps，功耗小于18mW，验证了论文的研究成果。同时本论文还对模拟/混和系统行为级建模方法进行了研究探索，提出了一种新的建模方法，能够满足SoC验证对模拟/混和信号系统描述精度和验证速度的要求。 本论文的主要创新点为：1.提出一种带宽自适应环路结构，利用自适应双沿触发鉴频鉴相器在输入信号正、负沿输出的鉴相脉冲分别控制两个充放电流不同的电荷泵，当自适应双沿触发鉴频鉴相器在小相差时自动从双边鉴相转为单边鉴相后，两个电荷泵之一就停止工作，从而实现了环路增益和环路带宽的自适应调整。与单独采用自适应双沿触发鉴频鉴相器的环路结构相比，本论文提出的结构能够实现更大范围的带宽调整，为环路设计提供更多的灵活性。本论文同时给出了带宽自适应环路中电荷泵和鉴频鉴相器参数的优化方法。 2.提出一种高精度片内抖动测量电路。利用不同翻转电平的反相器构成多条游标延迟线(VernierDelayLine)，结合D触发器采样，实现了精度高于单个反相器延时的时间-数字转换电路，与传统的游标延迟线时间-数字转换电路相比，新结构的精度可以提高50％。论文对采用该新型时间-数字转换电路构成的抖动测量电路进行了仿真并与其它抖动测量电路进行了比较。 3.提出一种轨到轨输入范围的高线性电压-电流转换电路。通过采用NMOS和PMOS器件互补输入实现了从0到电源电压的Rail-to-Rail输入范围，并通过对电路的非线性进行补偿提高了转换的线性度。 4.提出一种多层(Multi-Layer)建模方法。该方法将模拟/混和信号电路的理想行为、非理想行为、噪声特性和其它需要表示的属性分层描述，能最大限度的复用高抽象层次模型，节省建模所需时间和人工。同时采用此方法得到的模型可以在设计的不同阶段通过简单直观的配置在描述精度和仿真速度间做权衡以满足当前阶段的要求。 5.结合多层行为模型，建立了一个模拟/混和信号IP设计验证平台和Top-Down设计流程，利用电路级仿真结果和行为级仿真结果，结合设计约束条件，自动进行电路尺寸的优化和行为模型的校准，大大提高了设计和验证效率。