本文的中心为基于PCIe总线与以太网协议的高速数据采集卡的数据交互关键技术的研究。设计采样时钟电路时,本文采用频率合成芯片以及时钟分配芯片得到采样信号,接着采用两片ADC芯片进行并行差分采样的方式。本文使用了Xilinx公司系列为Virtex-5的FPGA,层次性地进行逻辑设计。本文采用的是PCIe总线以及基于UDP/IP协议的以太网协议实现数据采集卡与PC的通信。在PCIe模块方案选择时,本文采用了成本适中、工作量较小且不需要占用系统资源的IP硬核,接着对用户接口进行设计,设计出接收、发送、控制、寄存器等各个子模块,实现DMA读写操作。而以太网协议通路的选择,是为了更高效利用系统资源以及更加快速的实现数据通信。在设计UDP/IP模块的时候,本文采用了LUT的方法,更加高效的实现传输层(UDP/IP模块)与链路层(EMAC核)之间的数据通信,之后同时设计出高效的EMAC核,与物理层之间实现数据传输与接收,并设计出合理的用户队列模块,实现与传输层之间的数据通信。设计出可行的各个模块之后,还进行功能仿真(Modelsim),综合布局布线,逻辑分析(ChipScope)以及带宽测试(Wireshark)等工作,验证了本课题的方案可行性。在与负责驱动设计以及硬件接口设计同学的配合下,成功实现了高速数据采集卡的设计工作。