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互连网络结构和互连芯片在高性能计算机系统中起着重要作用，是决定整体系统的性能、扩展性、成本的关键因素之一。然而单芯片互连芯片设计与实现日趋复杂，其可扩展性也受到了芯片功耗、IO端口与良率的诸多制约。传统的互连芯片设计的体系结构的方法研究存在着分层、各自优化的局限性，缺乏对芯片设计具有重要影响的性能、功耗、面积等参数开展全局、定量、可快速分析优化的方法与工具平台。本论文在如何利用Co-Design的原则与相关开源工具，构建针对互连芯片的Co-Design平台与工具方面进行了初步尝试;利用开发的Co-Design平台nPAT，对是否可以利用多芯片集成技术改善互连芯片的可扩展性进行了探讨，对256端口级别的单芯片与多芯片集成互连芯片案例开展了定量的研究与比较。 本论文开展互连芯片体系结构Co-Design研究，主要工作和贡献如下: (1)在总结与对比国内外互连芯片的微体系结构模型、McPAT、Orion和BookSim仿真评估工具链基础上，初步构建出针对NoC的Co-Design平台。其中nPAT可根据芯片的微体系结构参数与其它设计输入，快速得到芯片的时钟速度、功耗与面积等参数的估算值，BookSim提供相应芯片设计的cycle级功能与性能仿真，使得多种设计的快速、定量比对与优化成为可能;同时包含了相应设计的一份NoC Router的开源RTL代码模板。 (2)通过对McPAT、Orion等开源软件进行移植和二次开发，加入了SerDes I/O的功耗、面积模型，得到了针对NoC Router真实芯片的有效评估工具nPAT;与Synopsis仿真综合工具及布局布线进行45nm和65nm工艺实现下所获结果对比，两者的结果具有一致性，数据误差在20％内，初步实现了互连芯片的Co-Design要求。 (3)在BookSim2.0基础上增加了两种新的互连拓扑类型，在平台初步搭建完成后，论文采用协同设计的方法研究用多芯片基板集成的方式搭建等效的大端口芯片，通过对128～256端口的案例分析，获得了不同网络互连结构下、Router体系结构参数变化下的芯片性能、功耗、面积指标，定量探索与分析了利用多芯片集成构建大端口互连芯片改善单芯片互连芯片可扩展性的可行性。