无线通信的快速发展需要更宽的带宽,而功率放大器（PA）输出信号的带宽还会将原始信号扩展3-5倍,这给数字预失真（DPD）系统反馈路径的ADC采样带来了困难。此外,基站系统小型化的发展趋势也对数字预失真系统实现过程中的信号处理算法提出了更高的效率要求。基于此背景,本文主要研究数字预失真系统中的环路延时估计算法以及降采样技术。本文首先介绍使用数字预失真技术对功放进行非线性补偿的过程,包括功放特征提取、DPD模型估计和信号预处理三个阶段。然后通过仿真分析了功放输入、输出反馈信号之间延时不匹配对数字预失真性能的影响,明确延时补偿步骤在DPD系统实现中的必要性。针对现有环路延时估计算法仍存在计算量大的问题,提出了一种基于滑动窗口的环路延时估计算法,即利用差分运算获取信号的一阶导数特征,并将其作为信号的相关性判据,同时结合滑动窗口运算方式建立的一种低复杂度的信号对齐算法。仿真和实验结果表明,即使对于100MHz的测试信号,该算法和传统的互相关法都能够成功地对齐输入和输出反馈信号。但在资源消耗方面,提出的整数延时估计算法可使乘法器减少100%,加法器减少约88.5%。本文分析了现有降采样技术,并对基于信号混叠的亚奈奎斯特采样DPD系统作出了改进。这种降采样DPD系统直接以低于输出信号奈奎斯特采样率的方式进行采样,然后以输入信号和混叠输出信号进行模型参数识别。由于输入和输出反馈信号的采样率不同,对齐算法更加复杂,本文提出了两种改进的降采样信号对齐算法。仿真结果表明,即使降采样倍数设置为80,这两种改进的算法都能成功对齐输入和低采样输出信号,且与参考文献中的对齐算法相比,计算复杂度更低。之后进一步基于间接学习结构生成预失真器,并通过仿真验证了这种降采样数字预失真方案的可行性。此外,基于FPGA平台以低速率采样输出反馈信号,结果表明,两种改进的降采样信号对齐算法与参考文献中的算法具有同等估计精度。使用20MHz的LTE信号驱动J类功放,基于VSG-VSA测试平台的实验结果表明,仅以12.288MSPS的ADC采样率捕获输出信号,DPD系统输出信号的ACPR也能达到-50d Bc以下。在FPGA平台上进一步实验验证,使用三种DPD模型完成对40MHz测试信号的2倍降采样DPD验证,其ACPR均低于-48d Bc。最后,本文实验也说明,当环路延时估计算法具有同等延时补偿效果时,可以达到同等的DPD效果。