随着集成电路设计进入纳米工艺，时序收敛变得越来越难。实践证明，有用时钟偏差技术是一种非常有效的时序优化方法，它能通过调整时钟偏差重新分配不同时序路径之间的裕量，将时序富余借给关键路径使用。主流的EDA(电子设计自动化)工具都集成了有用时钟偏差技术，并对时序优化起到了明显作用，然而其在EDA工具中的应用仍存在不足之处。主要体现在，EDA工具优化之后依然有很多关键路径的前后1级或多级时序路径有大量时序富余没有被借用。根据EDA工具的不足之处，本文提出了多级有用时钟偏差技术，并将此技术应用到工程实践中，在EDA工具优化基础上获得了进一步的性能提升，取得了预期的效果。本文主要工作包括：1.根据有用时钟偏差技术的基本原理和EDA工具的不足之处，研究一级有用时钟偏差技术，它能够搜索关键路径前后1级路径的时序富余，通过调整起点寄存器和终点寄存器的时钟延时，实现从关键路径前后1级路径借用富余时间；2.在一级有用时钟偏差技术的基础上进行扩展，提出多级有用时钟偏差技术，在关键路径前后1级路径没有时序富余时，继续从前后多级路径寻找时序富余，并通过调整多组寄存器的延时，实现从关键路径前后多级路径借用富余时间；3.编写一级和多级有用时钟偏差技术的算法实现流程，并考虑了反馈路径、伪路径、含异步存储器路径等特殊时序路径，给出这些路径识别和处理方法，保证了算法的完备性。这两种有用时钟偏差技术使用tcl脚本实现，并和EDA工具相结合，实现自动优化，保证了脚本的易用性。采用多个模块进行测试，在EDA工具有用时钟偏差优化基础上，分别利用一级和多级有用时钟偏差技术优化，获得的性能提升分别为4.36%和6.27%。