半导体工艺的更新换代推动了数字通信系统的飞速发展,工艺向高密度、高速度、低功耗和大功率输出的方向发展,同时系统时钟频率的不断提高、驱动器上升下降时间的不断缩小和传输速率的不断增快,都对系统提出了具备噪声免疫力的要求。如何保证高速数字系统的正常工作和系统间的正常通信成为系统设计面临的重要问题。当输入输出数据率达到Gbps量级后,差分技术因具有时钟和数据恢复功能等特性而被广泛应用于高速数字电路中。同时差分信号线因具有抗噪能力强、抗EMI干扰能力强等特性而被普遍应用于高速互连标准中。然而在实际电路设计中,走线拐弯等布线设计会造成差分线线长差异,引起传输延时差,导致部分差分信号转化为共模信号,产生共模噪声。因此需要对差分线拐角设计合理的模型来抑制差分线的共模噪声。本文从高速互连网络中共模噪声的产生原因入手,研究并设计了两种基于阶梯阻抗原理的差分线拐角模型。第一,在研究阶梯阻抗结构的基础上,提出了基于非对称阶梯阻抗结构的直角拐角模型,分析了工作原理并给出了等效电路。该模型通过周期性的阻抗变化来增加差分线内线的传输延时,减小内外走线的传输延时差,抑制差分信号转化为共模信号。通过仿真和测试结果的一致性验证了本文所提出的结构具备抑制共模噪声的性能。第二,在研究实际电路走线的基础上,提出了基于非对称阶梯阻抗结构的135度角拐角模型,仿真结果表明该结构不仅能抑制部分差分信号向共模信号的转化,而且能确保差分信号优良的传输特性。同时非对称阶梯阻抗结构具有尺寸小、成本低、对原结构破坏小的特点,适用于高速电路的差分互连拐角设计。