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在集成电路生产过程中，工艺偏差将使得一些芯片不可避免地产生工艺缺陷从而引起功能错误。为了保证产品质量，芯片测试始终占据着无可动摇的重要地位。随着特征尺寸的减小和设计规模的增大，芯片测试的数据量急剧增长，正面临着越来越大的挑战。
测试数据压缩在保证测试质量前提下，能有效减少测试数据容量。它作为弥补测试能力提升速度和摩尔定律之间差距的成功探索，具有较大的理论价值和实践意义，广受学术界和工业界关注。本文针对测试数据压缩进行研究，提出了多种改善测试数据压缩的算法和策略，并通过工业界的超大规模集成电路进行了验证。本文主要的创新点和贡献包括：
1.提出了“游程余量”的概念，来给测试数据中的X位填充问题进行建模；并进而提出了一种最优X填充算法，可以获得给定双游程编码下的最高测试数据压缩率。实验表明，在不需要修改编码策略、解码器硬件设计和芯片设计流程的前提下，只需要增加本文提出的最优X填充步骤，花费几十秒到几分钟的时问，就可以将超大规模集成电路测试数据的双游程编码压缩率提高9％—15％。本文提出的最优X填充算法具有普适性，不仅适用于当今多种双游程编码，并且对于将来提出的任何双游程编码，只要满足所给约束，都可以在很短时问内用此算法来进行优化而获得给定编码方法下的最高数据压缩率。
2.提出了一种通过扫描链重排序来改进测试数据压缩率和优化测试功耗的调度算法：RunBasedReordering(简称RBR)。RBR算法针对EFDR编码重排序扫描链和调整扫描单元极性，并重新组织测试数据，减少游程数量，从而显著地提高了EFDR编码的测试数据压缩率并降低了测试功耗。另外，本文还对扫描链重排序对布线长度带来的影响进行了探讨，并给出了在压缩率和布线长度之间权衡的解决方案。实验结果表明RBR调度算法平均能够提高72％的测试数据压缩率和降低30—70％的移位测试功耗。
3.提出了一种称为CacheCompress的动态字典测试压缩技术。在整个测试过程中，伴随着字典的读写操作，字典的行为和处理器中的cache非常相似，只需保留最常用的测试数据，从而大幅度地减少了字典的容量需求，无需静态字典的初始化步骤。CacheCompress技术具有解码器的四大优秀特征，非常适合在工业界推广使用。实验表明，CacheCompress技术将字典容量需求缩小为原来的千分之一，并提高了50％的测试数据压缩率进而显著地缩短了测试时间，降低了测试成本。