大的位线电容是片上高速缓存性能的主要瓶颈。本论文中通过使用分级分割位线的方法降低了存储器的位线电容,进而也降低了SRAM的动态功耗。论文修正并推导了文献中的功耗、读取时间以及如何分块的方程。结合推导的公式,对存储矩阵的结构进行划分,通过计算表明,采用HDBL结构的存储矩阵所使用的晶体管的数目只比普通结构的存储矩阵多4.1%。通过对HDBL结构的存储单元进行读写操作对管子尺寸的约束以及SNM的推导和仿真,确定了此结构存储单元的管子尺寸。仿真结果表明,采用此结构的存储单元的稳定性更高。以降低功耗为主要目的,又对存储矩阵进行了分块,并对此SRAM进行了合理的布局。在SRAM的外围电路的设计中,采用分块译码、预译码、分级译码来提高译码速度和降低功耗。采用文献所提出的电流灵敏放大器电路来进行读操作的放大。仿真结果表明,T=25℃,频率为10MHz时,采用上述结构的译码速度分别为:行译码1.48ns,列译码以及块译码0.27ns,灵敏放大器的速度为0.29ns。此HDBL SRAM在读操作时,最大动态功耗是普通结构SRAM的90.69%,写操作的最大动态功耗是普通结构的75.31%。达到了设计的要求。