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随着集成电路工艺技术的迅速发展，制造工艺向深亚微米和超深亚微米迈进。ASIC电路设计的规模越来越大且越来越复杂。使用已验证的标准单元库，是缩短设计周期，保证设计一次成功，降低芯片成本的关键。
近年，国内在深亚微米工艺方面也发展迅猛，基于国内0.5μm单晶三层金属N阱CMOS工艺技术的基础，我们完成了一套标准单元库的设计。该单元库可以支持主流的ASIC设计工具，利用库中的标准单元进行逻辑综合，逻辑仿真和版图的自动布局、布线。设计开发的单元库包括逻辑单元、触发器单元、复杂功能单元和输入和输出接口单元，其中标准单元270余种和输入输出单元30余种，此标准单元库的开发，对于进一步开发深亚微米标准单元库具有借鉴意义。本标准单元库的设计目标是以速度为优先进行优化，同时兼顾面积和功耗，论文的研究工作在以下面取得了进展：
1)研究了高速标准单元电路的设计实现和优化方法；采用基于关键路径的全局调整晶体管尺寸方法，通过同时调整关键路经上的多个单元尺寸，改善电路的延时功耗积。另外，通过在节点权重中引入延时、面积和功耗参数，在调整晶体管尺寸过程中实现了电路各项性能之间的折衷。
2)标准单元版图采用基于布线网格的设计方法；其中完成了布线网格的优化设计。版图优化策略为在扩散链及多晶硅线两正交方向上同时进行优化，获得紧凑的版图，版图不仅能在面积上得到优化，而且还改善其电路性能。
3)研究了电路参数提取激励波形的产生方法；利用逻辑约简和一维边沿搜索方法，完成单元电路逻辑参数提取的SPICE激励波形自动生成和逻辑参数提取。