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时间-数字转换器(TDC)是一种常用的时间测量电路，其应用领域很广如高能物理和核物理实验、激光测距仪、3D打印机等。近年来，数字射频概念的提出使得全数字锁相环(ADPLL)得到了进一步的发展，而TDC也被用于ADPLL中量化信号的相位差，其分辨率大小直接影响着环路的带内相位噪声的高低，因此高分辨率TDC的研究具有重大意义。 论文的主要工作是设计一款应用于全数字锁相环中的高分辨率TDC，且该锁相环将应用在ZIGBEE射频收发机中。论文分析了目前国内外TDC的研究现状，给出全数字锁相环的z域模型，并定量分析了TDC分辨率对锁相环带内相位噪声的影响。同时总结了近年来提高TDC分辨率的几种常用技术。依据全数字锁相环的性能指标和应用背景，确定了整个TDC的性能指标和实现方案。采用游尺延迟链时间-数字转换器(VDL-TDC)作为整个TDC的核心模块，且利用自适应鉴频鉴相器(PFD)电路对TDC两个输入信号的相位关系进行判断并简单的相位切换，保证VDL-TDC始终正确工作，同时通过特定的复位产生电路对自适应PFD电路复位，确保整个TDC能在ADPLL中持续工作。基于单转双边沿对齐电路对传统双延迟锁相环进行改进，降低了电路功耗，并采用改进后的双延迟锁相环对VDL-TDC中缓冲器的延迟时间进行校准，稳定TDC的分辨率。此外，采用传统差分比较器的互补结构进一步节省电路功耗和面积。 论文基于TSMC0.13μm1P8M CMOS工艺设计了TDC具体电路及版图，并进行了仿真。后仿真结果表明:TDC系统的分辨率为5.32ps;动态范围为0.335ns;差分非线性和积分非线性分别为≤±0.1LSB和-0.2～0.6LSB;在1.2V的电源电压下，其功耗为1.292mW。芯片面积为0.1mm2;有效位数为7bit;其性能指标均达到要求。