现代处理器普遍采用高速缓冲存储器（Cache）来缓解处理器与主存储器之间的性能差距。然而,Cache的访问速度随容量的增大而降低,对于频率要求与处理器核几乎保持同频的L1 Cache而言,其容量注定不能很大,从而限制了高性能处理器的发展。因此,探索Cache容量和频率之间的平衡,设计高频的大容量Cache具有重要的现实意义。此外,随着集成电路技术的发展,人们对于处理器性能的需求日益提高,多核乃至众核处理器成为必然趋势,而由此带来的存储一致性问题也日益严峻。Cache一致性是保证多核处理器设计正确性的必要条件,研究低延时的高效Cache一致性协议对提升多核处理器的整体性能十分关键。RISC-V是加州大学伯克利分校提出的一种开源指令集架构,其免费、灵活、可定制等特性使其迅速成为处理器领域的研究热点。本文基于RISC-V多核处理器,研究Cache结构和Cache一致性协议,旨在提升处理器的整体性能,主要工作内容和研究结果归纳如下。1.基于2分频存储体,设计了一种高频、低功耗、大容量的指令Cache—D2MB-ICache。为了保证D2MB-ICache的功能正确且在不降频的前提下扩容,设计了存储体的划分机制、反向时钟以及一个控制跳转访问的电路模块。VCS仿真和DC综合结果表明,与传统指令Cache相比,容量相同和容量扩大一倍的D2MB-ICache的最大工作频率分别提高了14.6%和6.8%,其整体性能也分别提高了10.3%和3.8%。此外,当容量为16 kB、32 kB、64 kB和128 kB时,D2MB-ICache的功耗开销分别降低了0.5%、16.1%、24.3%和24.8%。2.对TileLink协议中现有的Cache一致性协议进行改进,设计了一种低延时、高效的Cache一致性协议—DTBDN。该协议不仅定义了Cache的一致性操作,还涵盖了IO设备的访存操作流程。不同于原有的Cache一致性协议,DTBDN协议将私有副本和共享副本彻底区分开来。在DTBDN协议中,共享副本直接从L2 Cache中获取,从而避免了多个远程读响应同时发出的问题,降低了总线占用率和缺失代价。本文基于Gem5模拟器对DTBDN协议进行了性能测试。实验结果表明,在RISC-V四核处理器系统中,DTBDN协议的性能较MESI和MOESI协议分别提高了2.4%和1.6%;在八核处理器系统中,DTBDN协议的性能比MESI和MOESI协议提升了3.6%和2.5%。3.采用基于仿真的验证方法,构建了面向RISC-V多核处理器存储系统的验证平台。首先,分析验证目标系统的特性,提取Cache一致性协议和多核处理器的典型测试场景的功能点,其中典型测试场景主要用于多核处理器的并行操作验证和边界测试;其次,基于System Verilog语言建立了目标存储系统的测试平台;最后,采用随机测试为主、定向测试为辅的测试方法,基于汇编语言和C语言设计了面向RISC-V多核处理器存储系统的测试程序。验证平台最后输出的功能覆盖率报告为100%,达到了验证要求。