近些年来，随着半导体制造中尺寸的缩小，超大规模集成电路的操作频率越来越快。特别是无线电话、光纤网络、微型电脑或是高阶的单芯片设计等高速系统的操作频率，它们几乎都已经达到十亿赫兹的操作频率。在这些系统里，它们都需要一个高速的脉冲产生来源，而锁相环正是最适合的电路。它是一个混合信号的区块，并且具有很多种的应用，例如：频率合成、相位解调、时钟分布与时钟还原等。在高速的系统里，它是用来产生十亿赫兹脉冲的最佳电路。锁相环的发展自始至终与噪声有着紧密的联系，最初使用锁相环就是为了提取信号中的噪声，现在的发展趋势对锁相环的噪声特性提出了越来越高的要求。抖动是噪声在时域的表现，研究抖动的优化设计具有非常重要的现实意义。本文研讨了锁相环中各部件对抖动的影响，设计了一种典型的低频输入，高分频比的锁相环，从VCO级数的选择、鉴频鉴相器死区的消除、VCO双端差分结构等方面对核心模块提出了一种优化改善抖动的结构设计。本课题使用中芯国际(SMIC)0.18umCMOS工艺流片，最后芯片实测结果表明锁相环输出时钟周期抖动为0.22ns，低于设计要求(lns)，很好的验证了电路优化设计的仿真结果。