带隙基准作为一种高精度的基准电压产生方式,广泛地应用在各类ADC、电源管理等芯片中,成为SOC芯片中必需的关键模块之一。低电压高电源抑制比的带隙基准作为现在的带隙研究热点以及未来的趋势具有很高的研究意义。为达到研究目的,本文紧抓住带隙基准电路的精度、电源电压、电源抑制比三个参数进行优化设计。在对带隙基准理论进行介绍后,通过理论推导和仿真验证,本文重点分析了传统BiCMOS带隙和标准CMOS带隙的误差源和电源抑制比,得到了相应的结论和设计依据。基于前面章节的理论,在传统BiCMOS带隙和标准CMOS带隙的基础上,本文分别提出了一种改进后的BiCMOS带隙和一种改进后的CMOS带隙,并且通过了仿真验证,结果表明,改进后的BiCMOS带隙基本消除了电流失配带来的误差,精度高达10 ppm/oC,同时反馈因子的提高使其直流电源抑制比达到90 dB,并且通过合理的设置参数使得该电路实现了低功耗和快速启动;改进后的CMOS带隙以电源独立的电流源供电代替传统的电源电压直接供电,实现了高达79 dB的直流电源抑制比,同时由于采用了一种新颖的带隙输出电路,使得整个电源电压低至1.2 V,带隙输出0.76 V,实现了低压高电源抑制比带隙基准的设计目标。