人们对无线通讯网络的数据传输速率的需求不断增加,推动了60GHz超高速短距离无线通信技术的研究和开发。在过去的设计中,毫米波无线通信系统多基于Ga As、Si Ge等工艺实现,但高昂的成本限制了其发展。随着硅基CMOS工艺技术的不断进步和成熟,使基于CMOS工艺来实现无线收发机系统成为可能。基于60GHz超高速短距离无线收发机系统,本课题以优化相位噪声和参考杂散为侧重点,研究并设计了一款高性能的20GHz整数频率综合器。本论文首先基于不同类型PLL系统的性能对比结果选择了电荷泵锁相环系统(CPPLL),并给出了四阶全差分电荷泵锁相环的环路参数设计方法。然后对锁相环系统中主要电路模块进行了全面分析,主要包括:分析并讨论了全差分电荷泵的电流失配的影响因素、等效输出电流噪声的具体表达式;基于谐振回路的Q值以及利用混频原理对尾电流源噪声贡献的优化方法分析并讨论了LC-VCO的电路设计;为了保证反馈回路的可靠性,重点分析了CML-DFF的工作原理及锁频范围与注入幅值的关系式,并给出了能够拓宽锁频范围的电路实现方法,考虑分频链路的高精度和低相位噪等特性,在输出端加入了重新定时单元。为了有效降低芯片面积,加入了电容倍增的电路结构。接着重点分析和讨论了各个电路模块的等效输出噪声函数表达式以及各个电路对整体输出噪声贡献的函数表达式,并得到了锁相环输出相位噪声的综合性优化设计方法;同时详细分析了由电荷泵失配电流引起的参考杂散的具体表达式,给出了实现低参考杂散的设计方法。综合考虑对环路稳定性、相位噪声以及参考杂散等因素的影响,给出了选取环路带宽和带外极点的指导性建议。论文最后基于TSMC90nm CMOS工艺完成了高性能的20GHz频率综合器的设计。仿真结果表明,VCO可以实现19～22GHz的调谐范围,CML-DFF的锁频范围为1～30GHz,频率综合器在1k Hz、10k Hz、100k Hz和1MHz频偏处的相位噪声分别为-94.06、-103.2、-101.9以及-99.92d Bc/Hz,输出参考杂散为-56.1d Bc,以上均满足系统的性能指标要求。