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无线通信技术对军事、科学、商务等许多方面都有着深远的影响。随着半导体产业的高速发展，全集成的射频收发机降低了无线通信的成本、提高了无线通信的性能。锁相环作为本振信号产生电路，是射频收发芯片中的核心模块之一，影响到收发机的接收端灵敏度、带外杂散辐射以及功耗等。而数字CMOS工艺的发展使全数字锁相环具有更好的集成性、可移植性和抗噪声性能等优势。但目前对全数字锁相环的研究还不够深入，尤其是噪声性能与功耗难以兼顾。本文以符合IEEE802.15.4标准的2.4GHz频段Zigbee收发芯片为应用背景，着重于高性能低功耗全数字锁相环的研究和实现。 论文的主要工作及创新点包括:1）根据2.4GHz频段Zigbee射频收发机的应用背景，分析并推导了全数字锁相环的性能指标，确立了整数型含反馈分频器的全数字锁相环架构，并基于matlab与Cadence仿真平台验证了该架构的有效性，同时分配了模块指标。2）提出了一种基于边沿切换电路的随机时间-数字转换器(Stochastic Time-to-Digital Converter，STDC)电路结构，通过交替切换输入时钟的上升沿，实现动态匹配，在实现相同分辨率的情况下，所需比较器数量为传统STDC结构的一半，提高了电路的抗PVT特性。设计了一种差分结构的时间比较器，消除了输入时钟下降沿对比较器判决结果的影响。相比于传统STDC电路，本文的STDC电路功耗降低了30％，解决了分辨率与功耗、面积的矛盾关系。3）提出了一种具有高调谐精度的数控振荡器(Digital ControlledOscillator，DCO)结构，包含三级电容阵列，中、精级电容单元由两对PMOS对管反向连接构成，实现了不高于300kHz/LSB的DCO增益;使用△∑调制器对精级电容阵列控制字进行调制，将DCO的频率分辨率提高到2kHz;DCO中、精级电容阵列控制字采用温度编码形式，提高了DCO调谐的线性度。4）设计了一种具有零相位启动功能的可编程分频器，采用SCL结构实现基于可置数D触发器的递减计数器电路，提高了可编程分频器的电路速度，实现了分频器启动时就令环路相位误差接近零的效果，不仅满足了STDC中比较器电路的功能需求，还缩短了锁定时间。 论文基于TSMC130nmCMOS工艺设计了一款应用于2.4GHz频段Zigbee射频收发机的全数字锁相环，并进行了流片与测试。芯片面积为0.94mm×0.98mm，测试结果表明，在1.2V电源电压下，芯片总功耗为12mW，锁定时间小于2.5μs，锁相环输出频率范围为2.39GHz～2.56GHz，相位噪声性能优于-81 dBc/Hz@10kHz和-122.8dBc/Hz@1MHz，RMS抖动小于4.6ps，峰-峰值抖动小于25.7ps。论文研究设计的全数字锁相环满足作为Zigbee射频收发机本振信号产生器的应用要求。