随着系统芯片(SOC)设计方法和知识产权(IP)模块技术在集成电路设计中的不断发展和应用,布图规划(Floorplanning)和布局日渐成为超大规模集成(VLSI)电路与系统物理设计的关键环节。布图规划的主要目标是在满足用户约束条件的前提下确定芯片上模块的最佳形状、位置以及模块的引线端位置,使得芯片的面积以及模块之间的互连线总长最小。由于布图规划设计是芯片物理设计的第一个步骤,其结果将影响芯片的最终性能。人们一直在寻求有效的优化算法以应用于布局问题,通过正确的策略我们可以很好地解决布局问题,同时减少算法的复杂度,缩短整个实现的时间。本文正是在这样的背景下,基于四川省科技厅基金项目,面对VLSI 电路物理设计中的关键环节,针对BBL 模式下的带约束布局问题,展开了一些研究工作。本文主要研究如何来求解在超大规模集成电路布局中,具有预定义坐标结群约束模块的布局问题(简称PCA 问题),研究途径是采用O-TREE 的编码表示方法和模拟退火的算法。目前,存在一些成功的算法来解决PCA 问题。然而,它们的算法有些很复杂,有些很耗时。在这篇文章里,我们提了一种新的布局算法来解决这个问题,该算法是基于O-Tree 结构,旨在减少总的运行时间且简便。通过对MCNC 的基准例子ami33 和ami49 上的仿真实验表明:与参考文献[32]中提出方法所得的结果相比,我们的新算法是可行的并且很有效。它不仅使芯片面积利用率得到改善,而且节约了一半以上的设计计算时间开销。本文还考虑到算法是否受模块规模大小的影响,为此我们进行了电路模块扩张的实验验证。针对ami33 基准例,实验模块被扩展到了65 个,实验结果表明我们的算法是很有效、鲁棒的,并且运行很快。