直接变频收发机易于集成,是目前通信系统中广泛采用的架构之一。其精简的结构对模数转换器等射频前端器件提出了更高的要求,在LTE20通信模式下,ADC的带宽要达到20MHz,精度也需要超过12bit,因此高性能ADC成为当前射频收发芯片设计的热点和难点。Sigma-Delta ADC可在带宽和精度方面取得较好的折中效果,成为了射频接收机中ADC的理想选择。本文围绕集成于射频收发芯片中的Sigma-Delta ADC中的调制器展开研究,主要研究内容如下:1、Sigma-Delta调制器结构研究本文从反馈DAC工作方式、采样点位置、环路滤波器类型三个方面,研究了连续时间(Continuous-Time,CT)与离散时间(Discrete-Time,DT)Sigma-Delta调制器在结构上的不同。CT调制器虽然对额外环路延时与DAC失配等非理想因素更为敏感;但其功耗相对DT调制器可以降低75%,且自带抗混叠效果,可降低前级滤波器的设计难度与功耗,更适合集成于射频收发芯片中。2、连续时间Sigma-Delta调制器设计技术研究及建模针对本文调制器需要达到12bit的精度要求,本文分析了不同的实现方式,选择三阶三位架构进行建模仿真,结果证明该架构满足设计要求并留有足够的裕量;研究了非理想因素并在系统层面做以下处理:更改环路结构,通过增加直接反馈回量化器输入端的零阶回路增强系统对延时的容忍度;采用可编程的电容单元应对工艺偏差;采用多位DAC降低时钟抖动影响;增加动态校准单元改善DAC的非线性。3、连续时间Sigma-Delta调制器电路设计基于65nm CMOS工艺开展电路设计,分析了积分器的实现方式,选择了线性度最佳的有源RC结构,使用套筒结构运放减小功耗;研究了运放结构与锁存结构比较器的速度特点,选择级联结构实现比较器保证转换速率;通过对DAC非线性校准的研究,选择蝶形置乱的方法对DAC失配进行整形。前仿结果表明在任意工艺角下,调制器的有效位数均在12位以上。4、连续时间Sigma-Delta调制器版图设计与测试本文从匹配与隔离两个角度对调制器版图进行了精心设计与布局,后仿结果表明,调制器在1.3V电源电压,20MHz带宽下,输出信噪失真比为75.12d B,有效位数12.18bit,功耗约为15.5m W。回片测试调制器功能正常,自射频前端输入至Sigma-Delta ADC输出实测有效位数为8.93bit。