随着当今社会已经发展至信息时代,人们在享受着信息时代的信息通信与交流的便利的同时,重要信息泄漏的风险也愈发严重,保障重要信息的安全也愈发重要。现代密码学的发展为应对这些问题带来了有效的办法,人们可以运用密码学中的加密算法,加密个人的重要的信息数据,进行主动而且有效的防护,从而减少重要信息泄漏的安全风险,保护公民的信息和财产安全。本文基于FPGA对AES算法进行优化设计与实现,优化设计部分主要采用一种改进的更为完整的查找表方式,将轮单元中多个步骤合并为一组更加完整的查找表,实现并行查找以提高轮单元的实现速度,并采用双端口ROM结构实现查找表以提高FPGA上存储单元的利用率。进行完全展开的轮内三级内外混合流水线设计以提升数据吞吐量。添加适当的时序约束,利用综合工具做进一步的优化。运用Verilog HDL按照模块化思想进行设计,通过Quartus II和ModelSim等软件对设计进行综合与仿真。硬件实现部分选取Cyclone V系列DE1-SoC开发板,经过Signal Tap II测试得出,设计在300MHz的时钟下能够稳定运行。添加UART串口通信等模块构建CTR工作模式的AES加/解密系统,经过串口调试助手的验证,系统实现了基于FPGA的AES算法加/解密功能。为与同类文献对比,运用ISE软件将本文设计的AES算法模块在Virtex-6上综合与时序分析,结果显示设计占用逻辑资源2252slices+244BRAM,最高频率可达470.998MHz,吞吐量可达60.29Gbps,在面积和效率方面具有较为明显的优势,可适用于需求小面积和高吞吐量的硬件实现场合。