随着半导体工业的发展,微处理器的集成度和工作频率在迅速的提高.与此同时,微处理器芯片内部的时钟偏差问题也越来越严重,确保电路运作的正确变得越来越困难;此外微处理器与外部芯片之间的数据传输速率的提高使得正确恢复数据的难度也越来越大.锁相环(Phase-Locked Loop)和延迟锁相环(Delay-Locked Loop)的出现使这两个问题有了很好的解决方法. 由于延迟锁相环稳定性、抖动性能更好,因此延迟锁相环比锁相环更广泛的应用于消除时钟偏差以及高速传输数据恢复.然而设计一个锁定范围宽、抖动小、静态相位误差小、锁定时间短以及多相位时钟输出的高性能延迟锁相环难度很大. 本文首先学习了延迟锁相环的基本原理,对数字延迟锁相环和模拟延迟锁相环的特点进行了分析,由于模拟锁相环的结构简单,抖动性能好,本文选用了模拟延迟锁相环. 然后对现有的模拟延迟锁相环电路模块以及整体结构的设计方法进行了研究和比较. 在此基础上,本文设计了一个延迟线级数可调、多相位输出的模拟延迟锁相环,它可以根据输入信号的频率选择不同的延迟线级数,扩大了延迟锁相环的锁定范围;利用多路选择电路,确保了输出多相位的正确性;引入了一个粗调电路加快了锁定时间避免了误锁定;优化了各模块的电路设计. 本文的电路设计采用ST 65nm 1.8V CMOS工艺,最后给出了完整的仿真结果.