LDPC码（Low-Density Parity-Check Codes低密度奇偶校验码）是一种具有极强纠错能力的差错控制编码技术,它是Gallager于1962年提出的一种性能接近香农（Shannon）极限的好码。LDPC码的优异性能及其在信息可靠传输中的良好应用前景（例如光通信、卫星通信、深空通信、第4代移动通信系统、高速与甚高速率数字用户线、光和磁记录系统等）,被认为将是下一代电信和磁存储系统中广泛应用的纠错码技术,已引起世界各国学术界和IT业界的高度重视,成为当今信道编码领域最瞩目的研究热点。LDPC码在许多情况下将取代Turbo码的趋势已经很明显,研究LDPC码的学术意义、商业价值和对IT（特别是通信）领域相关技术发展的推动作用是巨大的。在数字电视地面传输中国国家标准中（DTMB,digital terrestrial mediabroadcasting）信道编码采用LDPC码作为内码,BCH码作为外码的方式。本论文主要对DTMB标准的QC-LDPC码的译码算法和硬件实现进行了较深入的研究。本文首先简述了通信系统以及信道编码理论的基础知识,并且对线性分组码的基本原理作了阐述。本文重点介绍了LDPC码的定义、几种重要的编译码算法,并对主要译码算法原理及其复杂度作了深入的分析和研究。在研究了概率域BP算法和对数域BP算法的基础上,重点研究了LDPC码改进的译码算法,包括校验消息处理修正的BP-Based算法、Normalized BP-Based算法、Offset BP-Based算法。基于以上研究,针对DTMB标准的编码的规律,提出了一种新的译码算法,该译码算法采用串行消息传递,且对校验节点更新运算进行了简化,通过对应用于DTMB标准中的QC-LDPC码进行性能仿真,结果表明改进后的译码算法在BER=3×10^-6处译码性能比传统的BP算法劣化不到0.1dB,而译码的平均迭代次数要减少50%,提高了译码收敛速度,且降低了译码复杂度。接着讨论了LDPC译码器的硬件设计,分析了三种主要的校验节点处理器的硬件实现结构:全并行结构、部分并行结构、串行结构。本文设计了一种采用部分并行结构译码的译码器。该设计在Xilinx公司的FPGA芯片Virtex5XC5VLX220上得到实现,并通过了功能测试及验证。全部设计采用Verilog语言描述,当最大迭代次数为11次,译码器的时钟频率为62.25MHz时,译码速度达到44Mbps。最后分析了该设计的不足之处以及进一步研究的方向。