碳化硅（SiC）功率VDMOSFET（Vertical-Diffused MOSFET）具有高耐压、高频、低功耗和低导通电阻等优势,展现出替代传统硅（Si）功率MOSFET和IGBT（Insulated Gate Bipolar Transistor）的巨大潜力,而被广泛应用于各功率转换系统当中。不过与成熟的Si器件相比,SiC功率VDMOS远没有发挥出SiC材料的极限性能,其在应用过程中发生动态的退化与失效的问题,成为了限制器件功能与寿命的主原因。因此,为了提高器件的可靠性,迫切需要对SiC功率VDMOSFET的动态失效问题进行深入研究。SiC功率VDMOSFET具有良好的动态特性而常被用于高频功率电路中,器件在动态工作时或者在遭遇偶然触发时电路中寄生元件能量释放引起的动态雪崩失效已成为限制器件性能的关键。因此为了提高器件的动态可靠性,本文针对SiC功率VDMOSFET的单脉冲UIS（Unclamped Inductive Switching）雪崩失效问题开展仿真和实验研究。目前学术界研究认为寄生BJT开启、铝电极融化和沟道激活是导致器件发生UIS失效的三种可能原因。但由于缺乏可行的结温观测手段和准确的仿真模型,学术界对于SiC功率VDMOSFET发生UIS失效的原因尚未形成定论。本文首先分析了器件寄生BJT的激活条件,对体串联电阻R_B引起的寄生BJT开启现象进行了讨论,从理论上分析了在UIS高电热应力下出现寄生BJT开启的可能性。然后通过TCAD软件建立了可用于分析瞬态UIS应力的SiC功率VDMOSFET器件电热仿真模型。建模过程中充分考虑了UIS过程瞬间的高温、高压和大电流的特点,设置了合适的器件热传导结构、热参数和热边界条件。更重要的是,根据最新的实验数据对雪崩电离率的温度依赖性进行了修正,使得该模型能够精准反映UIS过程中结温升高对击穿电压的影响。在不同源漏峰值电流(I_Dmax)下,将仿真与实验得到的瞬态电流电压曲线进行对比可以证实该模型有较高的准确度。基于实际器件参数进行的半元胞仿真得到该器件寄生BJT开启的阈值源漏峰值电流为54A,高于导致实际器件失效的电流值。若P阱峰值掺杂浓度降低4%,这一仿真结果就会降低到实测器件失效的平均雪崩电流43.3A左右,说明实际情况下有发生寄生BJT开启的可能。虽然I_Dmax=43.3A时最高结温已经达到950K左右超过铝电极的熔点933K,但无法解释实验中SiC外延层烧毁和热点现象,因此认为铝电极不是导致器件失效的原因。此外测试结果也证明在器件UIS失效前栅特性未退化,因此认为沟道激活不是导致器件失效的原因。多元胞仿真表明,局部寄生BJT的开启会导致电流和温度在器件内部集中,从而为实验观察到的热点现象提供解释。因此,本文认为局部原胞寄生BJT的开启是导致器件在单脉冲UIS应力下失效的主因,抑制寄生BJT的开启能提高器件的抗雪崩能力。进一步研究表明,良好的P阱掺杂、P+掺杂和P+欧姆接触电阻可以有效降低R_B从而提升寄生BJT开启阈值,选用合适材料的电极金属与表面导热胶则可以有效降低器件结温,提高工艺的均匀性能有效避免寄生BJT的提前开启。未来在设计和制造中可以通过降低器件的体串联电阻R_B、降低结温和提高工艺均匀性的方式来抑制寄生BJT开启,从而提高器件的抗雪崩能力。