数字信号和模拟信号之间的转换器是现实生活中模拟信号与集成电路中的数字信号连接的桥梁，多年来一直是人们研究的热点之一。随着对数码消费品，如MP3播放器，DVD(数字化视频光盘)要求的不断提高，人们对DAC(数/模转换器)的要求也不断提高。传统的数字音频应用系统一般包括PCM(脉冲编码调制)的DAC、模拟滤波器和模拟音频放大器。这种系统难以达到很高的精度，模拟滤波器需要大量的无源器件以达到高精度。这些无源器件很难集成到芯片之中。 由于∑-△(累加-求和)DAC的主要部分是数字信号处理，并且得益于现代高密度、高性能的数字VLSI(超大规模集成电路)工艺，使它具有精度高，易于集成的优点。这种DAC典型地应用于对高线性的要求比带宽要求高的情况。其优点之一是∑-△DAC的主要部分是用数字电路实现的。因此我们可以避免很多模拟电路的误差。过采样得到的很高的新频率使得模拟镜像抑制滤波器的设计变得很简单。所以在各种音频产品中，由于人耳的特点，对带宽要求较低，同时又要求很高的输出质量，∑-△DAC被大量使用，引起人们很大的研究兴趣。 本文旨在探索性的对∑-△DAC的工作原理与设计实现加以研究，实际设计并流片了两种典型的∑-△DAC。一种是∑-△powerDAC(∑-△功率DAC)。这种DAC采用了一位∑-△调制器来驱动一个D类放大器。powerDAC的概念在90年代已经被提出了，它可以用来实现高效率的数字音频放大。与传统方法相比，这种∑-△DAC能够达到更高的精度和效率。用MATLAB仿真得到这里设计的∑-△powerDAC的信噪比达到96dB，动态范围达到90dB。流片采用0.18μm工艺，整个∑-△powerDAC面积约为1mm2，数字部分占用面积约0.7mm2。 但是芯片的测试结果并不如仿真结果那样理想，尤其是THD+N(总谐波失真+噪声)的结果不是很好。分析认为原因是简单的反相器输出级会引起很多潜在的问题。所有的电源噪声将会耦合到DAC的输出，然后这些噪声和∑-△调制器输出的高频噪声进行串扰，产生新的频率分量。这些频率分量很可能落在音频范围内形成噪音。另一个问题在于，这样的一位输出级对时钟抖动的抑制能力很弱。时钟抖动造成输出级电压脉冲面积不一样，从而引起噪声。一位连续时间的输出级还会引起另一方面的问题，就是对1位信号的上升时问和下降时间的差异敏感。如果其上升时间和下降时间不吻合，则这种非线性会引入噪声。 针对这些问题，重新设计了一个24位多位量化的∑-△DAC。减少时钟抖动的办法是减少输出波形的台阶高度。这可以通过用多位量化器取代一位量化器来实现。但是多位∑-△调制器会带来另一个问题，就是元件失配导致的非线性问题。DEM(动态元件匹配)算法被用来解决这个问题。设计采用了电流舵型DAC，因为它可以避免开关电流的热噪声。用双归零码来解决码间干扰问题。MATLAB仿真结果显示，在假设有1﹪的工艺误差下，整个DAC的信噪比达到108dB，动态范围102dB，总谐波失真为0.005﹪。 本课题完成了音频∑-△DAC的设计和实现。第一个设计的DAC已经是一个产品，主要应用于MP3。针对第一个设计的分析使得可以对后面的设计进行修改和改进。第二个设计正在流片中。