伴随着半导体技术、数字信号处理技术及通信技术的飞速发展,模数转换器(ADC)作为自然界和数字处理系统的接口也呈现高速发展趋势。而当模数转换器的速度和精度不断提高时,受时钟抖动影响的孔径时间不确定性越来越严重地引起采样点偏移,导致采样保持电路的信噪比降低,极大地限制了整个ADC的性能提高。因此需要采用高性能锁相环来产生更稳定和准确的片上时钟信号。本文以应用于12Bit 100MSPS流水线式高速ADC时钟系统的锁相环为出发点,从基本原理、系统设计、电路设计以及版图设计四个方面对低抖动的单频点锁相环进行了深入分析和研究。首先,从锁相环的s域线性模型的分析入手,推导了其开环和闭环传递函数,并仔细研究了环路中相位噪声的来源及其传递特性。接着,通过闭环二阶近似分析得到锁相环的电路参数和闭环特性参数的关系,并根据系统指标要求进行了环路参数优化设计,没做任何近似地算出了环路滤波器的全部电阻和电容值。还利用Matlab中的Simulink工具进行了锁相环的行为级建模和仿真。然后,主要研究了鉴频鉴相器和电荷泵的非理想效应的抑制方法,并基于SMIC 0.18μm CMOS数模混合工艺,设计了鉴频鉴相器、电荷泵、压控振荡器和分频器这几个模块的单元电路。之后对完整的锁相环电路的仿真结果显示:在1.8V电源电压,25℃,TT工艺条件下,锁相环系统的锁定时间约为17μs,相位锁定时控制电压的纹波很小,稳定在0.9V,输出中心频率为200MHz。这表明鉴频鉴相器没有死区,电荷泵的非理想性也得到了有效抑制,VCO的线性度良好。电源电压为1.8V时,整个电路的功耗为14.6mW。此外,在设计指标要求的不同PVT(Process-Voltage-Temperature)条件下,锁相环均能正常工作。最后,在充分考虑器件匹配性,电路对称性和保护敏感单元的基础上进行了锁相环的版图设计,总体版图的面积为520μm×380μm。