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在B3G项目(国家“863”FuTURE计划)中,电子科技大学负责下行链路设计,通过第一期的算法和链路仿真之后,二期主要是基于现场可编程门阵列(FPGA)进行的实验平台开发。首先以B3G TDD方式系统总体方案和系统参数为准则,分析了基带硬件实验平台的要求,包括基带物理层链路与MAC层的接口和与射频前端的接口,基带物理层平台的数据吞吐量要求和数据处理能力要求。以基站端主要处理模块为基本单元,以具体的数据处理和数据传输为依据,分析数据处理的资源需求情况,选择最优的模块设计方案和数据传输接口设计;然后从具体的设计方案出发,以Xilinx FPGA Virtex-II Pro?为核心单元,选择适当的外围处理芯片和辅助芯片。之后将基带基站发送端硬件实验平台分成2个部分来讨论:第一部分,基带发送板,主要承担对MAC层输送来的数据包进行拆分和重组成利于LDPC编码的数据格式,再进行LDPC编码和交织操作;第二部分,多天线发送板,将从基带发送板传来的经过编码、交织之后的数据进行OFDM调制和组帧操作,再将处理之后的模拟基带IQ信号送给射频前端进行处理。在基带发送板的设计中,将讨论FPGA的几种程序下载方式,主要下载方式包括基于Xilinx SystemACE下载配置芯片的JTAG下载模式和串行下载模式;在原理图设计中,重点介绍了在Protel99SE开发平台下,基带发送板的开发流程和相关注意事项;在印刷电路板PCB设计中,重点分析了高速RocketIO串行信号接口的布局布线要求,以求达到最佳的信号完整性性能。在多天线发送板的设计中,采用了和基带发送板类似的开发流程和开发思路。其中,对数模转换器AD9777的接口和外围设计做了专门的介绍,还设计了基带和射频的控制接口。最后,总结了B3G TDD下行链路的硬件测试平台调试。