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H.264是由ITU和ISO联合制定的新一代视频编码国际标准，它的基本框架与以前的H.263以及MPEG-2、4类似，采用的都是基于变换的混合编码算法，然而H.264标准采用了众多的编码新技术，这些技术大大提高了编码性能。其中重要的一项技术是采用整数DCT变换取代了传统的DCT变换算法，这种变换具有DCT变换去除空间域信号相关性的特点和整数变换的优点，还能够达到类似于DCT的压缩效果。本课题所研究的内容就是H.264中整数DCT变换的算法及其VLSI结构实现。
本文首先介绍了DCT变换的原理和优缺点，并从提升理论的角度构造了DCT。变换相对应的可逆整型变换，也就是H.264．最初采用的32位整数DCT变换核。接着，利用提升结构消去该整型变换矩阵中的乘法运算，只用加法和移位来实现，得到无乘法二进制整数DCT变换矩阵，即H.264最终标准中采用的16位整数DCT变换核，并详细分析了16位整数DCT变换核的优缺点和碟形快速算法。
整数DCT变换的VLSI结构主要沿袭DCT变换的算法结构。本文分析了DCT的各种快速算法，总结了前人对DCT快速算法及其VLSI实现所做的研究。以提高速度为主要目标，兼顾减少设计面积和功耗，本文给出了一种基于SIMD的脉动阵列结构的整数DCT/IDCT硬件实现方案。该方案利用整数DCT的行列分离特性，采用流水线设计技术，将二维整数DCT/IDCT实现转化为两个一维整数DCT/IDCT变换核实现。在一维整数DCT/IDCT设计时，巧妙地利用一维整数DCT和IDCT结合在一起共四个碟形运算的特点，采用具有四个处理单元的SIMD脉动阵列结构来实现整个一维整数DCT和IDCT变换核。本课题设计的脉动阵列结构通过并行和流水线处理大大地提高了运算速度和数据吞吐量，并且通过优化设计有效地克服了一般脉动阵列结构硬件资源消耗较大、I/O处理和时钟控制电路复杂等缺点。最后，对所设计的整数DCT/IDCT处理核进行了基于FPGA库的综合和仿真验证，结果表明所设计的整数DCT/IDCT处理核能够在109.3M时钟频率下正确完成4×4点整数DCT或IDCT的逻辑运算，在ALTERA的Cyclone FPGA上包括RAM在内共占用了2080个逻辑单元(LEs)。