随着电路系统规模越来越大、工艺尺寸越来越小、工作速度越来越快、时钟频率越来越高,电路系统已进入高速系统时代。在高速电路中的互连线呈现出传输线效应,互连线间的耦合噪声对电路传输性能的影响日益突出,由此引起的信号完整性故障已成为高速电路设计、分析时不容忽视的问题。　　针对信号完整性问题,本文主要从理论分析和仿真验证两个方面进行研究。首先对理想传输线的基本理论、结构和相关参数等特性进行理论分析。其次对信号完整性中的基本理论进行梳理,重点对其中的串扰理论进行分析,探讨了基于容性耦合与感性耦合的串扰产生机理,分析了理想互连线的几何尺寸、布线间距、耦合长度、攻击线数目等因素对串扰的影响并通过Hspice进行了仿真验证,详细分析了三种常见的串扰故障激励模型。接着对高速互连中信号完整性检测方法进行研究,详细分析了几种具有代表性的信号完整性检测单元的电路结构和测试机理,并通过软件进行了仿真验证。最后在以上分析的基础上提出了自己设想:参照已有的信号完整性检测单元和边界扫描(JTAG)机制相结合的机理,得到了扩展的边界扫描架构PBSC和HBSC,用于测试互连中的信号完整性故障。　　本文主要通过Hspice对串扰影响因素和几种信号完整性检测单元的测试机理进行仿真分析,达到了预期的目标,为后续的研究工作奠定了基础。