随着半导体工艺的飞速发展，集成电路设计进入了片上系统（SOC: system-on-a-chip）时代。使用可复用的IP核（IP: intellectual property）技术是SOC的主流设计方法学。可复用IP核技术促进了IP核的交易，但是同时使IP核盗版、滥用等侵权现象大肆猖獗。为了保护IP核设计者和合法使用者的利益，学者提出许多保护IP核的水印技术，使得IP核水印技术受到越来越多的关注。根据水印技术检测机制的不同，水印技术可以分为静态水印技术和动态水印技术，动态水印技术由于其易于检测的优点成为水印技术研究热点，然而动态水印技术仍然面临着水印技术的开销大，鲁棒性差的问题。针对动态水印存在的问题，本课题主要研究FSM（finite-state machine）和DFT（design-for-testability）动态水印技术，具体包括以下内容：本课题提出一种基于状态的FSM水印方案。水印信息被嵌入到一个特定的状态序列中，当施加一个特定的输入序列与含水印的STG，STG经历一个状态序列，根据状态的奇偶性，每个状态对应的值匹配水印信息，最后通过确定状态转移上的输出值降低水印开销。实验结果表明此方案具有较高的鲁棒性和产权可靠性，但是由于在水印嵌入过程中新加的转移数目比较多，导致水印开销比较大。为了减少新加转移的数目降低水印开销，本课题对该方案作了进一步的改进。本课题提出一种基于BIST测试响应压缩优化算法的DFT水印技术，在实现原始优化算法的过程中发现了原算法的不足，于是本课题提出了一种改进的测试响应压缩器设计方法，在改进的算法中，对于一个固定的测试向量集，首先收集针对每一个故障的所有测试响应。在压缩的过程中，如果某一故障由于添加一个门被淹没了，就搜寻这一故障其余的测试响应不重新执行ATPG。当在响应压缩器设计过程中，添加一个基本门不得不引入冗余时，开始使用XOR门去结合输出端。实验结果表明对于比较大的电路，改进的算法和原始算法在面积开销相同的情况下，可以达到近视相同的压缩率，但是改进的算法不需要使用ATPG。本课题在上述改进的优化算法的基础上实现了一种DFT水印技术，在该水印方案中，首先选定特定输出端，当选择门结合特定的输出端时，在一个特定的输入下，使所选门的输出值恰好和水印信息匹配。分析显示该方案具有较高鲁棒性和产权可靠性，实验结果表明该水印技术对原始压缩电路的压缩率和面积影响都比较小。为了解决动态水印技术存在的问题，本课题提出了一种新的FSM和DFT水印技术。FSM水印技术鲁棒性较高但是水印开销比较大，DFT水印技术具有高鲁棒性，低开销的特点，本课题实现了预期的目标。