为了充分开发程序的指令级并行性以提高每周期完成指令数,当今的高性能超标量处理器普遍采用了较大的发射宽度。然而,随着处理器发射宽度的增大,流水线中物理寄存器组、指令发射逻辑和旁路逻辑等一些关键部件的硬件复杂度迅速增加,导致连线长度和延迟时间也随之增大,特别是当工艺线宽越来越小时,连线延迟成为阻碍处理器性能提高的瓶颈。另外,功耗和面积也随发射宽度增大呈平方趋势上升。可见,在传统的超标量处理器结构基础上简单地增大发射宽度需要较大的代价。而通过将这些关键部件分簇,每个簇只需支持较小的发射宽度能够改善延迟、功耗和面积等问题,由于流水线发射宽度为各簇发射宽度的总和,所以分簇不会减少总的发射宽度。本论文完成了一个64位11级流水线的分簇超标量处理器的设计。论文设计了包括复合分支预测、重命名等技术的高性能处理器前端,高准确度的分支预测器能够减少分支误预测对流水线性能的影响,而重命名技术能够去除指令间的伪相关,充分开发指令级并行度。另外,设计了分簇的处理器后端,分簇设计考虑到以下几个方面:为了减小指令分派逻辑的复杂度,本文采用两个同构的簇;每个簇内部结构包括指令发射逻辑、物理寄存器组、旁路逻辑以及4个执行单元;为了平衡各簇负载,本文设计了模3的指令分派逻辑;执行结果通过交叉互连线广播到另外一个簇实现簇间通信。最后,本文建立仿真平台并验证了所设计处理器的基本功能。