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随着集成电路工艺节点的不断降低,低功耗成为集成电路设计的重要挑战。IEEE802.11协议是无线局域网通信的重要标准,其广泛使用2.4GHz ISM频段,为了提高SOC和NOC系统的续航能力,需要重点关注低功耗设计。便携式Wi Fi设备的使用已经相当普遍,锁相环作为无线收发机的重要组成部分,可以产生片上高速时钟,其功耗成为影响整体收发机的重要方面。芯片设计的要求从单纯追求高性能、小面积转为性能、面积、功耗的综合要求。不断增加的芯片运行频率和更多的互连寄生电阻、电容推动了功耗的增加,按比例缩小以及电源电压的降低使得泄露电流日益严重化,这都给低功耗锁相环的设计带来了挑战。本文在研究低功耗设计技术的基础上,通过对锁相环的环路分析以及对锁相环的功耗研究,基于SMIC 0.13μm 1P6M工艺,通过对功耗贡献较大模块的改进,设计了一款超低功耗锁相环。主要工作内容如下:1)研究集成电路中的功耗并给出影响因素。通过对功耗进行分类,给出各种功耗的影响因素;并进一步对集成电路功耗随工艺节点的变化趋势分析。重点介绍了几种应用广泛的低功耗设计技术。2)对锁相环的环路进行分析。通过对各个模块的数学建模,确立了环路参数;结合Verilog-A语言不断对环路就行优化。对锁相环的功耗进行研究,重点对LC振荡器的能量消耗进行分析,提出了较低功耗的设计原则。工艺节点的降低使得泄漏电流成为影响锁相环性能的重要因素,对锁相环中的泄露电流进行了总结,然后给出了抑制泄露电流的办法。3)对锁相环电路进行设计。其压控振荡器采用电流复用技术,使其尾电流相比于传统结构减小一半。其分频器针对TSPC结构进行改进,减少单条支路上堆积的晶体管的数目,利用ETSPC触发器设计分频器,不仅减小了支路电容而且适合低供电电压应用。4)对锁相环进行版图设计,并给出后仿结果,对比中显示本设计的低功耗特性。仿真结果表明,本论文设计了一款低功耗锁相环,其输出频率为2.4GHz,确定性峰峰值抖动为4.29ps,随机均方差抖动为0.105ps,功耗为3.8642m W。