在过去的几十年中,半导体制造技术一直沿着摩尔定律飞速发展。现今最先进集成电路设计中的关键尺寸已经达到了22nm,远低于光刻工艺中的光源波长。新工艺技术的引入以及制造环境因素开始剧烈的影响到集成电路的可靠性和成品率。研究集成电路制造中成品率损失的深层次原因和解决办法成为现代半导体产业的一个重要课题。可制造性设计和针对成品率设计的概念就是在这样一个背景下提出的。论文即针对成品率这一问题展开,内容为集成电路成品率预测技术研究。在半导体行业,成品率定义为在一次投产中,产出满足性能要求的芯片在芯片生产总数中所占的比例。成品率关系到制造成本和收益,因此直接影响一个集成电路项目的成败。而成品率预测技术使生产者能够在生产前便对最终的成品率有所了解,从而在需求、成本和收益之间做出适当的部署,而非盲目的投产。更进一步,依靠成品率预测技术,生产者还能够分析造成成品率损失的原因,制定可行且高效的成品率优化策略。以下概括论文的主要内容和创新点。开发了一款用于预测和分析集成电路成品率的工具平台。基于对成品率预测技术的理解,论文完成了成品率预测工具平台的研发,并就运算效率方面做了深入的研究和有效的改进。该平台在国内一家主流的集成电路制造厂商中通过了验址。提出了一种多线程计算框架用以计算超大规模集成电路上的关键面积。在该计算框架下,关键面积的计算时间同版图的面积成线性关系,即随着版图规模的增加,程序的运行时间线性增长。同时,程序运行时所需内存也可以调节。这两点优势使得我们的工具能够应对超大规模的纳米级集成电路版图。改进了通孔层成品率模型的计算精度。为提高电路的可靠性和降低断路故障发生的几率,设计者越来越多的使用了冗余通孔和冗余走线。因此,传统的基于单通孔计数的成品率模型因未考虑回路的情况给出的预测往往存在较大的误差。通过对版图建立连接关系图并设计一种线性时间复杂度的用于从图中搜索回路通孔算法,论文提出了一种改进的通孔层成品率计算方法。提出了一种新的版图数据结构,其时间和空间上的性能表现均优于现有的版图数据结构。版图数据结构是本文的成品率预测平台以及其他众多的后端验证应用工具的基础。版图数据结构的新能直接影响到这些工具的性能和用户体验。EDA工具的开发者总是希望版图数据结构提供更快的操作同时占用更少的内存。同迄今为止被业界认为最优的HV/VH Tree相比,新数据结构执行区域检索的速度快出30%,并占用更少的内存。提出了一种针对记忆体电路的成品率模型。鉴于记忆体电路中冗余单元的存在,传统的成品率模型并不适用于记忆体电路。论文提出了一种针对记忆体电路的成品率模型。除成品率预测常规的作用之外,该方法还有助于记忆体电路中冗余单元的优化设计。举例来说,在记忆体电路的设计阶段布置更多的冗余单元固然能够提高生产的成品率,但同时也增大了芯片面积进而降低了产量。一个精确的成品率模型能够帮助设计者在上述两种考虑间做出权衡。