流水线模数转换器(pipelined ADC)因其高速高精度的特点被广泛应用于片上系统(system-on-chip,SoC)中。无线宽带通信系统和高性能消费电子产品的发展要求片上ADC在实现更快采样速率的同时消耗更低的功耗。因此,如何保证高速流水线ADC在低功耗条件下仍然维持优良的性能成为其发展亟需突破的瓶颈。本论文研究的目的即是针对高速流水线ADC的低功耗设计在系统与电路方面作出理论和实践的突破。　　 为了得到上述ADC系统的优化方案,本论文从体系结构入手,针对流水线ADC结构中首级分辨率、单级分辨率、低功耗设计和冗余位自校准等相关问题进行分析,特别在低功耗ADC中首级分辨率的选取上给出新的优化方案。在此基础上,本论文建立整个ADC的MATLAB行为级模型,并据此分析影响ADC性能的非理想因素,得出关键模块的性能优化方案和参数设计指标。　　 在得到关键模块的性能优化指标后,本文对流水线ADC的重要功能模块:运算放大器,比较器,采样开关,基准源等单元的设计要点和分析方法进行研究。同时,针对增益提高型放大器中由寄生电容引起的带宽受限的问题,提出一种新的频率补偿方法。该方法能有效地消除寄生电容的米勒效应,提高放大器的频响稳定性,将放大器的带宽和相位裕度提高15%,令ADC的高频性能得到提升。　　 为了验证上述系统优化理论,本文在GF0.35μm标准CMOS工艺下设计实现两款流水线ADC,设计指标分别为12bit、40Ms/s和10bit、100Ms/s,并通过流片测试进行了实验验证。其中为了获得更低的功耗,本文提出一种多模电流双输入(Multi-current-dual-input,MCDI)放大器用以消除共享放大器中的记忆效应,并进一步降低10%的功耗。其中12bit流水线ADC测试结果显示其可以在40MHz的采样时钟下达到60.5dB的SNDR和74.5dB的SFDR;10bit流水线ADC可以在100MHz的采样时钟下达到50.85dB的SNDR和62.5dB的SFDR,同时消耗66mW的功耗。为了进一步提高高速ADC的动态特性,本文还提出一种快速的前台数字校准算法,以校准放大器非理想因素引起的系统非线性。经过校准后的10bitADC的SNDR提高到53.31dB,SFDR提高到67.5dB,系统优值(Figure of merit,FoM)达到1.74pJ/step。