随着无线通信系统的广泛应用,对信号源的低成本、高性能提出了更高的要求。本文介绍的一种DDS+PLL混合结构的捷变频频率源,具有低成本、低杂散、低相噪、细步进的优点,具有较为广阔的应用前景。 首先在引言中简单回顾了频率源的发展过程,接着在第二章和第三章分别较为详细地介绍了PLL系统和DDS系统,着重讨论了相噪、杂散、置频时间等关键指标的理论推导和指标提升的方法。在第四章重点讨论了把DDS和PLL结合起来构成混合型频率合成器的设计方法,最后给出了相应的实测结果。本频率源采用DDS激励PLL作为参考输入信号的方式,这种方式综合了DDS和PLL两者的优点,同时又在很大程度上克服了两者的缺点,较好地满足了课题的设计需要。用此方案设计的频率源达到了以下技术指标：输出频率范围为700-764MHz,频率步进为500kHz,相邻频道跳频过渡时间为10us,10MHz频率跳频时间约为23us,相位噪声为-110dBc/Hz@10kHz,杂散优于-64dBc。 本论文的重点是讨论了减小输出相噪和缩短跳频时间的优化过程,并给出了相应实测结果。实测显示DDS+PLL构架能够获得较为理想的频率输出,能在低成本前提下达到优良的相噪和较快的跳频性能。