在IC设计领域,计算机微处理器是整个系统的核心,人们对其性能的要求越来越高,这些微处理器强有力的运算能力来源于其内部高性能的运算处理单元。加法在各类处理器中都是使用频率最高的操作,乘法的运算速度已成为衡量现代’高性能计算和数字信号处理性能的重要指标。加法器和乘法器的设计实现直接影响着微处理器的性能,这方面的研究依然是国内外微处理器设计的的重要课题。本文分别对运算部件中最重要的整数加法器和乘法器进行了较为深入的研究,算法和电路逻辑结构的优化是本文的目标。针对加法器,对并行前缀结构进行了优化,将其与Ling进位和改进的选择进位模块相结合设计实现了一种新型的加法器。针对乘法器,采用了高性能的选择逻辑部分积产生电路,通过对部分积压缩阵列的研究和分析,设计实现了6：2和9：2压缩器,并利用9：2压缩器家族对整体拓扑结构进行了优化,实现了3种改进的并行乘法器和一种4周期串并结合的乘法器。本文用Verilog HDL描述了所有设计思想,并完成了基于FPGA的电路综合与仿真验证。实验结果表明,同传统的实现结构相比,本文设计的新型加法器和改进的乘法器均具有更好的性能,达到了优化设计的目标。