H.264/AVC是由ITU-T和ISO/IEC联合发布的新一代视频编码标准,与以往编码标准相比,H.264/AVC具有更高的编码效率和更好的网络适应性,其中,CAVLC编码是提升H.264/AVC性能的重要技术之一,但软件实现的CAVLC编码器难以满足高清视频实时编解码的要求。本文在深入研究CAVLC编码器的原理和技术特点的基础上,充分利用FPGA高速实时特性,对CAVLC编码器的软件串行编码流程进行优化,完成了CAVLC编码器的硬件设计。系统设计方案采用流水线并行编码各语法元素的架构；对编码计算复杂度最大,延时最长的level编码模块进行并行化处理,在一个时钟周期内编码两个level值；引入有效标志信号和码长信号分别对模块和码字进行控制。系统的整体设计采用Verilog HDL语言进行门级描述,在ModelSimSE 6.0上进行功能仿真,并在ISE9.1i中选用Xilinx公司VirtexⅣ系列的xc4v55 FPGA器件进行综合实现。实验结果表明：与官方公布的检验软件模型JM16.2相比,在同样的输入条件下,编码输出一致；编码一个16x16的宏块需要的时钟周期为262-276个；在消耗资源较少的情况下以372.2MHz工作频率支持1920x1080@60fps的视频流实时CAVLC编码,具有实际的工程应用价值。