集成电路技术以摩尔定律快速发展的同时，处理器和内存的性能差距却越来越大。作为处理器关键存储部件的cache，能够有效掩盖处理器与内存之间的性能差距，如何改进cache的性能一直是研究热点。然而，随着集成电路进入深亚微米及纳米级工艺后，处理器设计面临着一系列的难题，其中功耗就是至关重要的一方面。于是作为处理器关键存储部件的cache也需要朝着高性能、低功耗的设计方向发展。　　 本论文首先分析了以往研究者们提出的低功耗的技术，其中Way Prediction(路预测)[Inoue99]技术能有效地降低多路组相联cache的访问功耗。于是我们结合处理器取指顺序性很强的特点，提出一种新的路预测结构，称之为快速路预测结构，用于降低多路组相联指令cache功耗。该结构将路预测信息分别存储在cache块或BTB与RAS中，分别对顺序访问路径和跳转路径进行路预测，在获取当前指令的同时得到下次访问所需要的路预测信息。实验结果显示，采用该结构的4路组相联cache，对SPEC CPU2000基准测试程序可获得平均97.65％的路预测准确率，cache访问功耗平均降低73.3％，而cache访问时间仅增加2.31％。由此可以看出，该结构能很好的降低指令cache访问功耗，且仅会造成很小的性能代价。　　 基于以上的设计思路，本论文在GS232-IP核改造的项目中，将路预测的cache结构与cache sub-bank结构应用于指令cache，满足其超低功耗的设计目标。在设计实现路预测结构的过程中，结合GS232-IP没有BTB的特征，我们将路预测信息都保存在cache块中，但是针对普通指令和转移猜测指令分别处理。在获取当前指令同时，能得到与下次取指相关的路预测信息。紧接着根据指令类型及转移猜测结果获取下次取指令所需要的路预测信息。在FPGA验证平台下，对EEMBC基准程序组测试结果显示，GS232-IP采用的路预测结构的预测准确率平均达到97.932％，与传统并行访问结构相比，其指令cache访问功耗降低64.83％，其中因为路预测失效而消耗的功耗仅占0.38％；而与采用了sub-bank(分体读)的并行cache结构相比，其功耗仍能降低47.58％，这其中因为路预测失效而消耗的功耗仅占0.45％。指令cache采用了路预测结构后，GS232-IP核的性能仅仅平均降低0.2％。由此可以看出，该路预测结构适用于GS232-IP，能够很好地降低其指令cache的功耗，且对性能影响很小。